《实验78位16进制频率计设计》由会员分享，可在线阅读，更多相关《实验78位16进制频率计设计（18页珍藏版）》请在金锄头文库上搜索。
1、1 不同抽象级别的Verilog HDL模型o Verilog HDL具有行为描述和结构描述功能n 行为描述是对设计电路的逻辑功能的描述，并不用关心设计电路使用那些元件以及这些 元件之间的连接关系。n 行为描述属于高层次的描述方法，在Verilog HDL中，行为描述包括系统级（System Level）、算法级（Algorithm Level）和寄存 器传输级（RTL：Register Transfer Level） 等3种抽象级别。o Verilog HDL具有行为描述和结构描述功能n 结构描述是对设计电路的结构进行描述，即描述设计电路使用的元件及这些元件之 间的连接关系。n 结构描述属于
2、低层次的描述方法，在 Verilog HDL，结构描述包括门级（Gate Level）和开关级（Switch Level）2种抽象级别。1 不同抽象级别的Verilog HDL模型o Verilog HDL具有行为描述和结构描述功能n 应重点掌握行为描述方法n 结构描述也可以用来实现电路的系统设计。o 对于一个实际的数字系统电路，一般先用行为描述方法设计底层模块电路，最后用结构描述方法 将各模块连接起来，构成顶层文件完成系统电路 的设计。1 不同抽象级别的Verilog HDL模型2 系统设计（实验6）方法1o 模块例化语句格式：设计模块名 （端口列表）；n 例化电路名：用户为系统设计定义的标
3、识 符，相当系统电路板上为插入设计模块元 件的插座n 端口列表相当插座上引脚名表，应与设计 模块的输入/输出端口一一对应。2 系统设计（实验6）方法2module top(CLK,q); inputCLK; output7:0 q; wire 5:0 w; counter64 u1 (.clock(CLK),.q(w); rom u2(.inclock(CLK),.address(w),.q(q); endmodule实验实验7 7：8 8位十六进制频率计设计位十六进制频率计设计o 实验目的：设计8位十六进制频率计，学习 较复杂的数字系统设计方法。o 实验原理：根据频率的定义和频率测量的 基本
4、原理，测定信号的频率必须有一个脉宽 为1秒的输入信号脉冲计数允许的信号。1秒 计数结束后，计数值被锁入锁存器，计数器 清零，为下一次测频计数周期作好准备。o 设计要求：FTCTRL的计数使能信号CNT_EN能产 生一个1秒脉宽的周期信号，并对频率计中的32位 二进制计数器COUNTER32B的ENABL使能端进行 同步控制。当CNT_EN高电平时允许计数；低电平时停止计数，并保持所计的脉冲数。在停止计数期 间，首先需要一个锁存信号LOAD的上跳沿将计数 器在前1秒钟的计数值锁存进锁存器REG32B中，并由外部的十六进制七段译码器译出，显示计数值。 设置锁存器的好处是数据显示稳定，不会由于周期
5、性的清0信号而不断闪烁。锁存信号后，必须有一 清0信号RST_CNT对计数器进行清零，为下一秒的计数操作作准备。实验任务：o 任务1：根据下图所示的波形，设计频率计的控制模块，并对设计中的各语句功能、设计 原理及逻辑功能进行详细的描述。 （实验报告上体现）reg divclk; always(posedge clk1HZ) divclk=divclk; assign cnt_en=divclk; assign load=divclk; assign rst_cnt=clk1HZ assign连续赋值语句（数据流描述方式）assign连续赋值语句（数据流描述方式）o 描述输入、输出之间的逻辑关系
6、，格式：assign 目标变量名=驱动表达式p 赋值符号两端的数据类型都必须为wire型变量 ；综合器默认输入输出端口为wire型变量。p 如果目标变量名需要有端口以外的变量，必须 用网线型变量定义语句事先作出定义。assign连续赋值语句（数据流描述方式）o 并行语句，可以和always语句相互转化表达。o 执行过程？ n 等式右侧的驱动表达式中的任一信号发生 变化，此表达式即被计算一遍，并将获得 的数据立即赋给等式左侧的目标变量。o 同一目标变量不允许有多个不同赋值表达式 ，或者说wire型变量不允许有多个驱动源。例如：assign dout=aassign dout=ep assign语
7、句主要用于描述组合电路，但如果信号有反馈，也会构成时序电路。assign连续赋值语句（数据流描述方式）实验任务：o 任务2：完成频率计的完整设计，并给出其测频时序波形及其分析。（实验报告上体现）实验任务：o 任务3：硬件验证设计频率计的功能。n 可选实验电路模式5；n 8个数码管以十六进制形式显示测频输出 ；待测频率输入FIN由clock0输入，频率 可选4Hz、 256Hz、 3MHz50MHz等；1Hz测频控制信 号CLK1Hz可由clock2输入（用跳线选 1Hz）。n 编译下载后进行硬件测试；n 实验室演示实验任务（选做）：o 思考题：参考P228_4位十进制频率计设计 ，将频率计改为8位十进制频率计，注意此 设计电路的计数器必须是8个4位的十进制计 数器，而不是1个。
