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1、软件工程专业毕业论文软件工程专业毕业论文 精品论文精品论文 高性能低噪声锁相环分析与高性能低噪声锁相环分析与设计设计关键词：低噪声锁相环关键词：低噪声锁相环 建模技术建模技术 相位噪声相位噪声 环路带宽环路带宽 时域抖动时域抖动 优化设计优化设计摘要：PLL 系统被广泛的应用于各种高速数字系统中，来产生低抖动片上时钟 信号。目前，随着集成电路速度的提高，对 PLL 产生时钟信号的抖动性能提出 更高的要求。而传统降低时钟抖动的方法集中在减小各个部件固有的相位噪声， 于是就出现了如低噪声压控振荡器，零鉴相死区的鉴频鉴相器，零电流误差的 电荷泵和低噪声分频器等部件。实际上整个 PLL 输出时钟的相位
2、噪声性能不仅 同各个部件的设计有关，而且严重依赖 PLL 环路带宽的选择。因此，本文在考 虑最优带宽选择的情况下，对 PLL 输出时钟抖动特性进行了更深入的研究。 根据锁相环各部件固有相位噪声特征，利用环路对不同噪声的低通或者高通传 输特性，本文提出一种基于优化环路带宽的低噪声锁相环设计方法，来改善输 出时钟的抖动性能。这种方法首先根据实测的各部件噪声功率密度谱来指出锁 相环最优的环路带宽，然后通过改变滤波器电阻或者电荷泵电流获得优化的带 宽。文中最后根据该方法设计实现了一款 400MHz 低噪声锁相环。主要研究内容 包括以下几个方面： 1研究了高性能电荷泵型锁相环的传统设计方法和建 模理论。
3、总结了传统的基于简化二阶模型的锁相环设计方法，并在 ADS 中建立 更接近于实际电路的锁相环模型来指导设计； 2研究了锁相环各部件的固 有噪声的产生机制和功率密度谱特性，并通过 HSPICERF 对实际电路相位噪声的 测量结果来验证理论分析； 3研究了锁相环环路对各部件固有相位噪声的 低通或者高通传输特性，指出输出时钟信号的相位噪声大小同各部件相位噪声 到输出的传输函数的带宽紧密相关，然后通过对 ADS 中包含噪声的锁相环模型 的模拟，验证前面分析； 4提出了一种基于优化环路带宽的低噪声锁相环 设计方法，其中并引入了一种利用三阶开环系统特性的新的电路参数计算方法；5基于优化环路带宽的低噪声锁相
4、环设计方法，在 018m CMOS 工艺下， 设计实现了一款高性能低噪声可编程锁相环。版图模拟验证表明，锁相环输出 时钟的抖动性能很好，其 RMS 和峰峰值抖动分别是 9634ps 和 50289ps。正文内容正文内容PLL 系统被广泛的应用于各种高速数字系统中，来产生低抖动片上时钟信 号。目前，随着集成电路速度的提高，对 PLL 产生时钟信号的抖动性能提出更 高的要求。而传统降低时钟抖动的方法集中在减小各个部件固有的相位噪声， 于是就出现了如低噪声压控振荡器，零鉴相死区的鉴频鉴相器，零电流误差的 电荷泵和低噪声分频器等部件。实际上整个 PLL 输出时钟的相位噪声性能不仅 同各个部件的设计有关
5、，而且严重依赖 PLL 环路带宽的选择。因此，本文在考 虑最优带宽选择的情况下，对 PLL 输出时钟抖动特性进行了更深入的研究。 根据锁相环各部件固有相位噪声特征，利用环路对不同噪声的低通或者高通传 输特性，本文提出一种基于优化环路带宽的低噪声锁相环设计方法，来改善输 出时钟的抖动性能。这种方法首先根据实测的各部件噪声功率密度谱来指出锁 相环最优的环路带宽，然后通过改变滤波器电阻或者电荷泵电流获得优化的带 宽。文中最后根据该方法设计实现了一款 400MHz 低噪声锁相环。主要研究内容 包括以下几个方面： 1研究了高性能电荷泵型锁相环的传统设计方法和建 模理论。总结了传统的基于简化二阶模型的锁相
6、环设计方法，并在 ADS 中建立 更接近于实际电路的锁相环模型来指导设计； 2研究了锁相环各部件的固 有噪声的产生机制和功率密度谱特性，并通过 HSPICERF 对实际电路相位噪声的 测量结果来验证理论分析； 3研究了锁相环环路对各部件固有相位噪声的 低通或者高通传输特性，指出输出时钟信号的相位噪声大小同各部件相位噪声 到输出的传输函数的带宽紧密相关，然后通过对 ADS 中包含噪声的锁相环模型 的模拟，验证前面分析； 4提出了一种基于优化环路带宽的低噪声锁相环 设计方法，其中并引入了一种利用三阶开环系统特性的新的电路参数计算方法；5基于优化环路带宽的低噪声锁相环设计方法，在 018m CMOS
7、 工艺下， 设计实现了一款高性能低噪声可编程锁相环。版图模拟验证表明，锁相环输出 时钟的抖动性能很好，其 RMS 和峰峰值抖动分别是 9634ps 和 50289ps。 PLL 系统被广泛的应用于各种高速数字系统中，来产生低抖动片上时钟信号。 目前，随着集成电路速度的提高，对 PLL 产生时钟信号的抖动性能提出更高的 要求。而传统降低时钟抖动的方法集中在减小各个部件固有的相位噪声，于是 就出现了如低噪声压控振荡器，零鉴相死区的鉴频鉴相器，零电流误差的电荷 泵和低噪声分频器等部件。实际上整个 PLL 输出时钟的相位噪声性能不仅同各 个部件的设计有关，而且严重依赖 PLL 环路带宽的选择。因此，本
8、文在考虑最 优带宽选择的情况下，对 PLL 输出时钟抖动特性进行了更深入的研究。 根据 锁相环各部件固有相位噪声特征，利用环路对不同噪声的低通或者高通传输特 性，本文提出一种基于优化环路带宽的低噪声锁相环设计方法，来改善输出时 钟的抖动性能。这种方法首先根据实测的各部件噪声功率密度谱来指出锁相环 最优的环路带宽，然后通过改变滤波器电阻或者电荷泵电流获得优化的带宽。 文中最后根据该方法设计实现了一款 400MHz 低噪声锁相环。主要研究内容包括 以下几个方面： 1研究了高性能电荷泵型锁相环的传统设计方法和建模理 论。总结了传统的基于简化二阶模型的锁相环设计方法，并在 ADS 中建立更接 近于实际
9、电路的锁相环模型来指导设计； 2研究了锁相环各部件的固有噪 声的产生机制和功率密度谱特性，并通过 HSPICERF 对实际电路相位噪声的测量 结果来验证理论分析； 3研究了锁相环环路对各部件固有相位噪声的低通 或者高通传输特性，指出输出时钟信号的相位噪声大小同各部件相位噪声到输出的传输函数的带宽紧密相关，然后通过对 ADS 中包含噪声的锁相环模型的模 拟，验证前面分析； 4提出了一种基于优化环路带宽的低噪声锁相环设计 方法，其中并引入了一种利用三阶开环系统特性的新的电路参数计算方法； 5基于优化环路带宽的低噪声锁相环设计方法，在 018m CMOS 工艺下，设 计实现了一款高性能低噪声可编程锁
10、相环。版图模拟验证表明，锁相环输出时 钟的抖动性能很好，其 RMS 和峰峰值抖动分别是 9634ps 和 50289ps。 PLL 系统被广泛的应用于各种高速数字系统中，来产生低抖动片上时钟信号。 目前，随着集成电路速度的提高，对 PLL 产生时钟信号的抖动性能提出更高的 要求。而传统降低时钟抖动的方法集中在减小各个部件固有的相位噪声，于是 就出现了如低噪声压控振荡器，零鉴相死区的鉴频鉴相器，零电流误差的电荷 泵和低噪声分频器等部件。实际上整个 PLL 输出时钟的相位噪声性能不仅同各 个部件的设计有关，而且严重依赖 PLL 环路带宽的选择。因此，本文在考虑最 优带宽选择的情况下，对 PLL 输
11、出时钟抖动特性进行了更深入的研究。 根据 锁相环各部件固有相位噪声特征，利用环路对不同噪声的低通或者高通传输特 性，本文提出一种基于优化环路带宽的低噪声锁相环设计方法，来改善输出时 钟的抖动性能。这种方法首先根据实测的各部件噪声功率密度谱来指出锁相环 最优的环路带宽，然后通过改变滤波器电阻或者电荷泵电流获得优化的带宽。 文中最后根据该方法设计实现了一款 400MHz 低噪声锁相环。主要研究内容包括 以下几个方面： 1研究了高性能电荷泵型锁相环的传统设计方法和建模理 论。总结了传统的基于简化二阶模型的锁相环设计方法，并在 ADS 中建立更接 近于实际电路的锁相环模型来指导设计； 2研究了锁相环各
12、部件的固有噪 声的产生机制和功率密度谱特性，并通过 HSPICERF 对实际电路相位噪声的测量 结果来验证理论分析； 3研究了锁相环环路对各部件固有相位噪声的低通 或者高通传输特性，指出输出时钟信号的相位噪声大小同各部件相位噪声到输 出的传输函数的带宽紧密相关，然后通过对 ADS 中包含噪声的锁相环模型的模 拟，验证前面分析； 4提出了一种基于优化环路带宽的低噪声锁相环设计 方法，其中并引入了一种利用三阶开环系统特性的新的电路参数计算方法； 5基于优化环路带宽的低噪声锁相环设计方法，在 018m CMOS 工艺下，设 计实现了一款高性能低噪声可编程锁相环。版图模拟验证表明，锁相环输出时 钟的抖
13、动性能很好，其 RMS 和峰峰值抖动分别是 9634ps 和 50289ps。 PLL 系统被广泛的应用于各种高速数字系统中，来产生低抖动片上时钟信号。 目前，随着集成电路速度的提高，对 PLL 产生时钟信号的抖动性能提出更高的 要求。而传统降低时钟抖动的方法集中在减小各个部件固有的相位噪声，于是 就出现了如低噪声压控振荡器，零鉴相死区的鉴频鉴相器，零电流误差的电荷 泵和低噪声分频器等部件。实际上整个 PLL 输出时钟的相位噪声性能不仅同各 个部件的设计有关，而且严重依赖 PLL 环路带宽的选择。因此，本文在考虑最 优带宽选择的情况下，对 PLL 输出时钟抖动特性进行了更深入的研究。 根据 锁
14、相环各部件固有相位噪声特征，利用环路对不同噪声的低通或者高通传输特 性，本文提出一种基于优化环路带宽的低噪声锁相环设计方法，来改善输出时 钟的抖动性能。这种方法首先根据实测的各部件噪声功率密度谱来指出锁相环 最优的环路带宽，然后通过改变滤波器电阻或者电荷泵电流获得优化的带宽。 文中最后根据该方法设计实现了一款 400MHz 低噪声锁相环。主要研究内容包括 以下几个方面： 1研究了高性能电荷泵型锁相环的传统设计方法和建模理 论。总结了传统的基于简化二阶模型的锁相环设计方法，并在 ADS 中建立更接近于实际电路的锁相环模型来指导设计； 2研究了锁相环各部件的固有噪 声的产生机制和功率密度谱特性，并
15、通过 HSPICERF 对实际电路相位噪声的测量 结果来验证理论分析； 3研究了锁相环环路对各部件固有相位噪声的低通 或者高通传输特性，指出输出时钟信号的相位噪声大小同各部件相位噪声到输 出的传输函数的带宽紧密相关，然后通过对 ADS 中包含噪声的锁相环模型的模 拟，验证前面分析； 4提出了一种基于优化环路带宽的低噪声锁相环设计 方法，其中并引入了一种利用三阶开环系统特性的新的电路参数计算方法； 5基于优化环路带宽的低噪声锁相环设计方法，在 018m CMOS 工艺下，设 计实现了一款高性能低噪声可编程锁相环。版图模拟验证表明，锁相环输出时 钟的抖动性能很好，其 RMS 和峰峰值抖动分别是 9
16、634ps 和 50289ps。 PLL 系统被广泛的应用于各种高速数字系统中，来产生低抖动片上时钟信号。 目前，随着集成电路速度的提高，对 PLL 产生时钟信号的抖动性能提出更高的 要求。而传统降低时钟抖动的方法集中在减小各个部件固有的相位噪声，于是 就出现了如低噪声压控振荡器，零鉴相死区的鉴频鉴相器，零电流误差的电荷 泵和低噪声分频器等部件。实际上整个 PLL 输出时钟的相位噪声性能不仅同各 个部件的设计有关，而且严重依赖 PLL 环路带宽的选择。因此，本文在考虑最 优带宽选择的情况下，对 PLL 输出时钟抖动特性进行了更深入的研究。 根据 锁相环各部件固有相位噪声特征，利用环路对不同噪声的低通或者高通传输特 性，本文提出一种基于优化环路带宽的低噪声锁相环设计方法，来改善输出时 钟的抖动性能。这种方法首先根据实测的各部件噪声功率密度谱来
