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1、1第2篇 计算机系统分层结构在本篇用3章分三个层次，即微体系结构层、指 令系统层和汇编语言层讨论计算机系统的组成。 微体系结构层是具体的硬件层次，可看作是指令系 统的解释器。 指令系统层是一个抽象的层次，其指令系统是一种 硬件和编译器都可识别的机器语言。 汇编语言层提供的语言，是将机器语言“符号化”以 便于人们理解。用汇编语言编写的程序先由汇编器翻译成机器语 言程序，再由微体系结构层解释执行。2第3章 微体系结构层CPU 组织在微体系结构层 ，是从寄存器级分析CPU的 结构和功能。本章主要内容：3.1 CPU的基本组成和功能3.2 算术逻辑部件ALU和运算方法3.3 CPU模型机的组成及其数据
2、通路3.4 组合逻辑控制器原理3.5 微程序控制器原理3.6 精简指令集计算机（RISC）3中央处理器CPU的主要功能是从主存储器中取 出指令、分析指令和执行指令，即按指令控制计算 机各部件操作，并对数据进行处理。 3.1 CPU的组成和功能43.1.1 CPU的组组成CPU通常由以下几部分构成： 控制器 ; 算术逻辑部件ALU; 各种寄存器; CPU内部总线。CPU的基本组成框图 51ALU部件与寄存器ALU框图 （1）ALU部件ALU的功能是实现数据的算 术与逻辑运算。ALU的输入有两个端口，分别接收参加运算的两个操 作数，通常它们来自CPU中的通用寄存器或ALU总线。ALU的输 出取决于
3、对其功能的控制，当控制功能选择加、减、与、或 等运算功能之一时，其输出结果将为对应的和、差、与值、 或值等。6（2）寄存器CPU 中的寄存器包括存放控制信息的寄存器，如指令寄存 器、程序计数器和状态字寄存器；以及存放所处理数据的寄 存器，如通用寄存器和暂存器。 寄存器 通常CPU内部设置有一组寄存器，每个寄存器都可以承担多种 用途，因此习惯上称为通用寄存器。 通用寄存器本身在逻辑上只具有接收信息、存储信息和发送信 息的功能。但通过编程以及与ALU的配合可以实现多种功能，如它 们可为ALU提供操作数并存放运算结果，也可用作变址寄存器、地 址指针和计数器等。 器 在CPU中一般要设置暂存器，主要是
4、为了暂存从主存储器读出 的数据 ,暂存器没有寄存器号，因此不能直接编程访问它们。 7 寄存器IR（Instruction Register） 用来存放当前正在执行的一条指令。 指令可划分为操作码和地址码字段，由二进制代码组成。执 行指令时必须对操作码进行译码，以识别出所要求的操作，这个功 能由“指令译码器”完成。 计数器PC（Program Counter） 用以存放当前或下一条指令在主存中的地址，因此又称为指 令计数器或指令指针IP（Instruction Pointer）。 寄存器 CPU内部设置的状态寄存器，用来存放当前程序的运行状态和 工作方式，其内容称为程序状态字PSW（Progra
5、m State Word）， PSW是参与控制程序执行的重要依据。 82总线所谓总线是一组能为多个部件分时共享的公共信息传送线路 ，它分时接收各部件送来的信息，并发送信息到有关部件。 由于多个部件连接在一组公共总线上，可能会出现多个部件争 用总线，因此需设置总线控制逻辑以解决总线控制权的有关问题。 CPU内部总线用来连接CPU内的各寄存器与ALU ;总线分类:系统总线用来连接CPU、主存储器与I/O接口，它通常包括三 组：数据总线、地址总线和控制总线。按总线传送的方向可将总线分为单向总线和双向总线。93CPU内部数据通路CPU内部寄存器及ALU之间通常用总线方式传送数据信息。介绍 两种常见的结
6、构。 （1）单总线数据通路结构采用单总线结构的CPU数据通路 10CPU数据通路结构只采用一组内总线，它是双向总线。通用 寄存器组、其他寄存器和ALU均连在这组内总线上。 CPU内各寄存器间的数据传送必须通过内总线进行，ALU通过内 总线得到操作数，其运算结果也经内总线输出。 （2）多组内总线结构采用三总线结构的CPU数据通路 为了提高CPU的工作速度，一种方法是在CPU内部设置多组内总 线，使几个数据传送操作能够同时进行，即实现部分并行操作。113.1.2 指令执行过程CPU的主要功能就是执行存放在存储器中的指令序列，即 程序。 1指令的分段执行过程任何一条指令的执行都要经过读取指令、分析指
7、令和执行指 令3个阶段。 执行阶段还可细分为:（1）取指令 （2）分析指令 （3）执行指令 取操作数 执行操作 形成下一条指令地址 此外，CPU还应该对运行过程中出现的某些异常情况 或输入/输出请求进行处理 122指令之间的衔接方式指令之间的衔接方式有两种：串行的顺序安排方式与并行的 重叠处理方式。 3.1.3 时序控制方式执行一条指令的过程可分为几个阶段，而每一阶段又分为若干 步基本操作，每一步操作则由控制器产生一些相应的控制信号实现 。因此，每条指令都可分解为一个控制信号序列，指令的执行过程 就是依次执行一个确定的控制信号序列的过程。 时序控制方式就是指微操作与时序信号之间采取何种关系，
8、它不仅直接决定时序信号的产生，也影响到控制器及其他部件的组 成，以及指令的执行速度。 131同步控制方式同步控制方式是指各项操作由统一的时序信号进行同步控制。同步控制的基本特征是将操作时间分为若干长度相同的时钟 周期（也称为节拍），要求在一个或几个时钟周期内完成各个微 操作。在CPU内部通常是采用同步控制方式 。同步控制方式的优点是时序关系简单，结构上易于集中，相应 的设计和实现比较方便。2同步控制方式的多级时序系统 （1）多级时序的概念在同步控制方式中，通常将时序信号划分为几级（其中包括指 令周期），称为多级时序。 机器周期 节拍（时钟周期） 时钟脉冲信号14（2）多级时序信号之间的关系三级
9、时序信号之间的关系 15（3）时序系统的组成时序系统框图 16三级时序体制（举例） 一个指令周期分为若干机器周期（CPU周期）；一个机器周期再划分为若干 相等的时间段，每个时间段用一个电位信号来表示，称为节拍电位；在节拍 中执行的微操作，需要同步定时脉冲来配合 ，称为工作脉冲。节拍电位工作脉冲节拍脉冲机器周期CPU周期17时序部件下图是组合逻辑控制器的时序部件结构图，由时钟源、启停控制逻辑、 CPU周期信号发生器、节拍电位信号发生器、节拍脉冲（工作脉冲）发 生器等部分组成。n 时钟源用来为整个机器提供频率稳定的方波时钟脉冲信号，通常由石英晶体 振荡器和与非门组成的正反馈电路组成。18节拍脉冲信
10、号发生器 触发器C1C0构成两位循环移位寄存器。开始时由清零信号CLR将C1C0清为00 ，然后在Clock上升沿和下降沿的作用下规律性地变化：00011110， 译码后输出节拍脉冲P0、P1、P2、P3。 19节拍电位信号发生器 节拍电位信号发生器可由循环移位寄存器组成。开始由清零信号 CLR将移位寄存器清为0001，然后在脉冲信号clock作用下，按 0001001001001000 规律变化，从而输出节拍电位T0、T1 、T2、T3 。20CPU周期信号发生器 CPU周期信号一般设置单独的触发器表示，有几个周期就设置几个 触发器。例如，某计算机系统设有取指令、取操作数和执行三个 CPU周
11、期，便设立三个触发器分别表示。 每个CPU周期状态的建立信号由微操作信号发生器产生，而且是在 上一个CPU周期的最后一个节拍脉冲信号的下降沿建立。 21启停控制逻辑 计算机工作期间，要求时序信号 必须是完整的。也就是说，不能 从半个脉冲处开始工作；也不能 在半个脉冲处结束工作。启停控 制逻辑用来保证这一要求的实现 。 因为T3的下降沿正是T0的上升沿 ，所以用T3信号作为Cr触发器的 时钟端输入，就可以保证在T0的 前沿开启时序部件工作，而在T3 的后沿关闭时序部件。 启动、停机信号平时为高电平22时序控制方式控制不同操作序列的时序信号的方法，称为时序控制方式。常用的 控制方式有三种：同步控制
12、、异步控制、联合控制，其实质反映了 时序信号的定时方式。 同步控制方式：用统一发出的时序信号对各项操作进行同步和控 制，每个CPU周期中产生相同数目的节拍电位和工作脉冲。 异步控制方式：异步控制方式中没有统一的时钟信号，各部件按 自身固有的速度工作。控制器发出某操作控制信号后，等待执行 部件发回完成操作的 “回答”信号，再开始新的操作。 联合控制方式：联合控制是同步控制和异步控制相结合的方式。 对大多数节拍数相近的指令，采用同步控制；而对于节拍数多的 少数指令或节拍数不固定的指令，采用异步控制。计算机系统多采用CPU、设备内部多采用233.1.4 指令流水线两段指令流水线24为获得进一步的加速
13、，流水线可以分成更多的阶段。 取指令计算操作数地 址译码指令写操作数取操作数执行指令指令流水线操作时序图 影响流水线性能主要有以下几个因素：（1）若各个阶段不全是相等的时间 （2）流水线中的相关问题（3）当遇到条件转移指令时（4）当I/O设备有中断请求或机器有故障时253.2 算术逻辑部件ALU和运算方法算术逻辑部件ALU主要完成对二进制代码的定点算术运算和逻 辑运算。 3.2.1 算术逻辑部件ALU算术逻辑部件ALU的硬件实现涉及三个问题：（1）如何构成一位二进制加法单元，即全加器。（2）n位全加器连同进位信号传送逻辑，构成一个n位并行加法器。（3）以加法器为核心，通过输入选择逻辑扩展为具有
14、多种算术和逻 辑运算功能的ALU。加法器（Adder)（补充）-实现两个二进制数之间的相加运算。A : 1 1 0 1 B : 1 0 1 1 111被加数加数 低位进位00011和S进位Cu加法器的功能0+半加器逻辑推导-不考虑低位进位的一位加法器u一位半加器半加器被加数A加数B和S进位C真值表0 0 0 1 1 0 1 1 0 0 0 00 1 1 1表达式逻辑图HA=1&符号全加器逻辑推导-考虑低位进位的一位加法器u一位全加器：被加数加数和进位全加器低位进位设 为被加数、加数及和 的第（i)位， 为（i）位向（i+1 ）位的进位。真值表0 0 000 0 0 0 0 0 0111 11
15、1 110 0 1 0 1 0 0 1 11 0 0 1 0 1 1 1 0 1 1 1表达式：全加器逻辑图FA=1=1&1&逻辑图符号多位加法器u多位加法器例：四位串行进位加法器结构简单，加数、被加数并行输入，和数并行输出；各位全加器间的进位需串行传递，速度较慢。串行进位加法器并行进位加法器特点加法器（6） 例：四位并行进位加法器进位 电路进位 电路进位 电路各位的进位输出信号只 与两个相加数有关，而与 低位进位信号无关。加法器由一位全加器的进位表达式：绝对进位相对进位则：令四位加法器各位的进位为：331全加器 用半加器构成的全加器 和进位目前，广泛采用半加器构成全加器。 通常逻辑门电路都存在延 迟时间，全加器电路就是一个 延迟部件，正是这个延迟特性 将影响全加器的速度。 342并行加法器与进位链结构用n位全加器实现两个n位操作数各位同时相加，这种加法器称 为并行加法器。并行加法器中全加器的位数与操作数的位数相同。 （1）基本进位公式设相加的两个n位操作数为:进位信 号的逻 辑式 可以看出C 由两部分组成： 我们定义两个辅助函数： 进位产 生函数进位传 递函数因此有：35（2）并行加法器的串行进位采用串行进位的并行加法器，是将n个全加器串接起来，就可 进行两
