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1、西华大学课程考试（考查）试题卷 ( A 卷) 试卷编号第 1 页 共 4 页课程名称 ：EDA技术考试时间 ： 110 分钟课程代码： 8400070 试卷总分： 100分题号一二三四五六七八九十十一十二总分得分评卷 教师一、术语解释（写出下列术语中、英文全称）（每小题 3 分，总计 15 分）1、SOC 系统芯片或片上系统System On a Chip 2、CPLD 复杂可编程器件Complex Programmable Logic Device 3、HDL 硬件描述语言Hardware Describe Language 4、LUT 查找表LUT，Look Up Table 5、IP C
2、ore 知识产权核或知识产权模块Intellectual Property Core 二、填空题 （本大题共 15 空，每空 2 分，总计 30 分）1. FPGACPLD设计输入图形输入 、 HDL文本 输入，后这适合大规模的电路 设计，有很好的可移植性，可读性强易于交流。2. EDA仿真分为：功能仿真，又称前仿真、系统级仿真或行为仿真，用于验 证 系统的功能；时序仿真，又称后仿真、电路级仿真，用于验证系统的时序 特性、系统性能。仿真是系统验证的主要手段，是整个电子设计过程中花费时间最多 的环节。3. 通常，将对CPLD 的下载称为编程 (Program) ，对FPGA中的SRAM进行直接下
3、载 的方式称为配置(Configure) 。4. 写出右图示 F0，F1的表达式。F0 = 0101AAAAF1 =0101AAAA5. 一个大型的组合电路总延时为100ns ， 采用流水线将它分两个较小的组合电路，理论最高工作频率可达20 MHz。6.在以下的表达式或语句中选出正确的并将其番号填在空格处。 4b 1001 b b0101= 4b 1100 ； 33b 101 = 9b 101 101 101 ；0A1A1A1A0A0A1F0F年级专业：教学班号：学号：姓名：装订线第 2 页 共 4 页7.Verilog HDL 建模的方式有：数据流描述方式、行为描述方式、结构化描述方式。三、
4、简答题 （本大题共 4 小题，每小题 5 分，总计 20 分）1、试比较电子系统传统设计方法和采用EDA 技术设计方法的区别 ? 答：传统方法采用的是从下至上设计方法，使用的是通用逻辑元、器件，只能在系统硬件设计的后期进行仿真和调试，它的主要设计文件是电原理图；（2 分）EDA 方法采用的是自上至下设计方法，使用的可编程逻辑器件， 在.系统设计的早期即可进行仿真和修改，它有多种设计文件，发展趋势以HDL 描述文件为主，能显著降低硬件电路设计难度。 （3 分）2、简述 CPLD 及 FPGA 各自特点？答： CPLD 是基于乘积项的可编程结构，即可编程的与阵列和固定的或阵列组成； （1 分）而
5、FPGA 使用的是可编程的查找表（ Look Up Table, LUT）, 且大部分FPGA采用的是基于 SRAM 的查找表逻辑形成结构。 （1 分）器件规模 FPGA 远大于 CPLD。 （1 分）FPGA更适合时序电路的设计。 （1 分）CPLD 更适合组合电路的设计。 （1 分）3、EAB 结构特点及实现的主要功能？答：EAB 结构特点：嵌入式阵列块（ EAB）是 FPGA 器件内专门用来存储配置数据的结构 , 是由一系列的嵌入式RAM 单元构成；每个 EBA 是一个独立的结构 , 它具有共同的输入、互连与控制信号； （2 分）EAB 实现的主要功能： EBA 可以非常方便地实现一些规
6、模不太大的RAM 、ROM、FIFO 或双口 RAM 等功能块的构造；而当EAB 用来实现计数器、地址译码器、状态机、乘法器、微控制器以及DSP 等复杂逻辑时，每个EAB 可以贡献 100到 600 个等效门； EAB 可以单独使用，也可组合起来使用。 （3 分）4、定义时间单位为1ns，依次执行后面的阻塞性过程赋值表达式：initial begin #1 clr=1；#3 clr=0；#5 clr=1；end画出此时 clr 的波形图；如果用非阻塞性赋过程值，请画出对应 clr 的波形图。答：-3 分-2 分9ns 4ns 1 0 1 x 3ns 1ns 1ns 5ns 3ns 1 0 1
7、x 1ns 5ns 第 3 页 共 4 页四、利用 MAX+PULSII 提供的 LPM 函数用 HDL 语言设计一个加数、被加数都为8 位的无符号运算的加法器。 （10 分）解：module myadder(a, b, c, cot); -1分 input 8:0a,b; -1分output 8:0c；output cot; -2分LPM_ADD_SUB Adder8 (.dataa(a) ,.datab(b), .result(c),.cout(cot); -2分 Adder8.LPM_REPRESENTATION=“UNSIGNED“; -1.5分defparam adder8.LPM_
8、WIDTH=8; -1.5分endmodule -1分五、设计一个带使能的三八译码器，使能信号en为高电平时真值表如下，en 为低电平时输出数据 8b 1111 1111 。 （12 分）使能信号 en为高电平时真值表d2:0输入y7:0输出d2:0输入y7:0输出3b 000 8b 1111 1110 3b 100 8b 1110 1111 3b 001 8b 1111 1101 3b 101 8b 1101 1111 3b 010 8b 1111 1011 3b 110 8b 1011 1111 3b 011 8b 1111 0111 3b 111 8b 0111 1111 解：modul
9、e three-eight(d,en,y); -1 分input 2:0d; input en; -1分output 7:0y; reg 7:0y; -1分always (d or en ) -1分if (en=1) / 或写为 if(en) -1 分case ( d) -1分3b000: y=8b1111 1110; 3b001: y=8b1111 1101; 3b010: y=8b1111 1011; cot 进位被加数和a8:0 b8:0 c8:0 加数第 4 页 共 4 页3b011: y=8b1111 0111; 3b100: y=8b1110 1111; 3b101: y=8b11
10、01 1111; 3b110: y=8b1011 1111; 3b111: y=8b0111 1111; -4分endcase else y=8b 1111 1111; -1 分endmodule-1分六、设计一个有清零、使能、装载功能的四位十进制减1计数器 。清零低有效，使能、装载高有效。 装载信号有效时将4b 1001装入计数器。 功能优先级为清零 装载 使能。 （13 分）解：module DownCouter(clk, clr, en, load, q); -1分input clk,clr,en,load; output 3:0q; reg 3:0q; -2分always (posedge clk) if (clr=0) -1分q3:0= 4b0000; else if (load=1) -2分q3:0=4b1001; else if (en=1) -2分begin if (q3:0 =4b0000) -2分 q3:0= 4b1001; else q3:0=q3:0-1; -2分 end endmodule -1分
