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1、1VerilogVerilog 复习题复习题一、填空题 1. 用 EDA 技术进行电子系统设计的目标是最终完成ASIC的设计与实现。2. 可编程器件分为 CPLD 和 FPGA。 3. 随着 EDA 技术的不断完善与成熟，自顶向下的设计方法更多的被应用于 Verilog HDL 设计当中。 4. 目前国际上较大的 PLD 器件制造公司有 ALtera 和 Xilinx 公司。5. 完整的条件语句将产生组合电路，不完整的条件语句将产生时序电路。6. 阻塞性赋值符号为 = ，非阻塞性赋值符号为 = 。 7有限状态机分为 Moore 和 Mealy 两种类型。 8、EDA 缩写的含义为电子设计自动化
2、(Electronic Design Automation) 9状态机常用状态编码有二进制、格雷码和独热码。 10Verilog HDL 中任务可以调用其他任务和函数。 11系统函数和任务函数的首字符标志为 $ ，预编译指令首字符标志为 # 。 12可编程逻辑器件的优化过程主要是对速度和资源的处理过程。 13、大型数字逻辑电路设计采用的 IP 核有软 IP、固 IP 和硬 IP。二、选择题 1、已知 “a =1b1; b=3b001;”那么a,b（ C ）(A) 4b0011 (B) 3b001 (C) 4b1001 (D) 3b101 2、在 verilog 中，下列语句哪个不是分支语句？（
3、 D ） (A) if-else (B) case (C) casez (D) repeat 3、Verilog HDL 语言进行电路设计方法有哪几种（8 分） 自上而下的设计方法（Top-Down） 自下而上的设计方法（Bottom-Up）综合设计的方法 4、在 verilog 语言中，a=4b1011，那么 2)input P,Q,R3:0; 3)input P3:0,Q3:0,R3:0; 4)input 3:0 P,3:0Q,0:3R; 5)input 3:0 P,Q,R; 11、请根据以下两条语句的执行，最后变量 A 中的值是_。reg 7:0 A; A=2hFF; 8b0000_00
4、11 8h03 8b1111_1111 8b1111111112. 基于 EDA 软件的 FPGA / CPLD 设计流程为：原理图/HDL 文本输入 综合 _ _ 适配编程下载硬件测试。正确的是 B 。 功能仿真 时序仿真 逻辑综合 配置 分配管脚 A B C D 三、EDA 名词解释（10 分） ASIC 专用集成电路 RTL 寄存器传输级FPGA 现场可编程门阵列 SOPC 可编程片上系统CPLD 复杂可编程逻辑器件 LPM 参数可定制宏模块库 EDA 电子设计自动化 IEEE 电子电气工程师协会 IP 知识产权核 ISP 在线系统可编程三、简答题1、简要说明仿真时阻塞赋值与非阻塞赋值的
5、区别非阻塞（non-blocking)赋值方式 ( b= a)：b 的值被赋成新值 a 的操作, 并不是立刻完成的，而是在块结束时才完成；块内的多条赋值语句在块结束时同时赋值；硬件有对应的电路。阻塞（blocking)赋值方式 ( b = a)：b的值立刻被赋成新值 a；完成该赋值语句后才能执行下一句的操作；硬件没有对应的电路，因而综合结果未知。 阻塞赋值是在该语句结束是立即完成赋值操作；非阻塞赋值是在整个过程块结束是才完成 赋值操作。 2、简述有限状态机 FSM 分为哪两类？有何区别？有限状态机的状态编码风格主要有哪 三种？ 根据内部结构不同可分为摩尔型状态机和米里型状态机两种。摩尔型状态机
6、的输出只由3当前状态决定，而次态由输入和现态共同决定；米里型状态机的输出由输入和现态共同决 定，而次态也由输入和现态决定。 状态编码主要有三种：连续二进制编码、格雷码和独热码。3、简述基于数字系统设计流程包括哪些步骤? 包括五个步骤： 、设计输入：将设计的结构和功能通过原理图或硬件描述语言进行设计或编程，进 行语法或逻辑检查，通过表示输入完成，否则反复检查直到无任何错误。、逻辑综合：将较高层的设计描述自动转化为较低层次描述的过程，包括行为综合， 逻辑综合和版图综合或结构综合，最后生成电路逻辑网表的过程。、布局布线：将综合生成的电路网表映射到具体的目标器件中，并产生最终可下载文 件的过程。、仿真
7、：就是按照逻辑功能的算法和仿真库对设计进行模拟，以验证设计并排除错误 的过程，包括功能仿真和时序仿真。、编程配置：将适配后生成的编程文件装入到 PLD 器件的过程，根据不同器件实现 编程或配置。 4、简述 Verilog HDL 编程语言中函数与任务运用有什么特点？ 函数和任务都能独立完成相应电路功能，通过在同一模块中的调用实现相应逻辑电路 功能。但它们又有以下不同： 、函数中不能包含时序控制语句，对函数的调用，必须在同一仿真时刻返回。而任 务可以包含时序控制语句，任务的返回时间和调用时间可以不同。 、在函数中不能调用任务，而任务中可以调用其它任务和函数。但在函数中可以调 用其它函数或函数自身
8、。 、函数必须包含至少一个端口，且在函数中只能定义 input 端口。任务可以包含 0 个或任何多个端口，且可以定义 input、output 和 inout 端口。 、函数必须返回一个值，而任务不能返回值，只能通过 output 或 inout 端口来传递 执行结果。 5、简述 FPGA 与 CPLD 两种器件应用特点。 CPLD 与 FPGA 都是通用可编程逻辑器件，均可在 EDA 仿真平台上进行数字逻辑电 路设计，它们不同体现在以下几方面：FPGA 集成度和复杂度高于 CPLD，所以 FPGA 可实现复杂逻辑电路设计，而 CPLD 适合简单和低成本的逻辑电路设计。 、FPGA 内主要由
9、LUT 和寄存器组成，倾向实现复杂时序逻辑电路设计，而 CPLD 内主要由乘积项逻辑组成，倾向实现组合逻辑电路设计。 、FPGA 工艺多为 SRAM、flash 等工艺，掉电后内信息消失，所以该类型需外配 存储器，而 CPLD 工艺多为 EEPROM 等工艺，掉电后信息不消失，所以不用外配存储器。、FPGA 相对 CPLD 成本高，但都可以在内都镶嵌硬核和软核，实现片上系统功能。2、 简述有限状态机 FSM 分为哪两类？有何区别？有限状态机的状态编码风格主要有哪三 种？FSM 的三段式描述风格中，三段分别描述什么？（本题 6 分） 答：Mearly 型，Moore 型；前者与输入与当前状态有关
10、，而后者只和当前状态有关； Binary，Gray，4One-Hot 编码；分别为状态保存，状态切换，输出； 四、计算题1、 利用有限状态机，以格雷码编译方式设计一个从输出信号序列中检测出 101 信号的电 路图，其方块图、状态图和状态表如图表示。Din=0Din=1 S0=00SO, OS1, 0 S1=01S2, 0S1, 0 S2=11S0, 0S1, 1下一状态NS和输出Qout目前状态CSmodule melay(clk,Din,reset,Qout); input clk,reset; input Din; output Qout; reg Qout; parameter1:0 S
11、0=2b00,S1=2b01,S2=2b11; reg1:0 CS; reg1:0 NS;always (posedge clk or posedge reset)begin if(reset=1b01)CS=S0;else CS=NS;endalways (CS or Din)begincase(CS)S0:beignif(Din=1b0)beginNS=S0;5Qout=1b0;endelsebeginNS=S1;Qout=1b0;endendS1:beginif(Din=1b0)beginNS=S2;Qout=1b0;endelsebeginNS=S1;Qout=1b0;endendS2
12、:beignif(Din=1b0)beginNS=S0;Qout=1b0;endelsebeginNS=S1;Qout=1b0;endendendcaseendendmodule4、下面是通过 case 语句实现四选一电路部分程序，将横线上的语句补上，使程序形成完 整功能。6case(s1,s0) 2b00:out=i0; 2b01:out=i1; 2b10:out=i2; 2b11:out=i3; 4、根据图 3 给定的两个 2 位全加器信号关系及实现的 4 位全加器功能部分程序，在下列部 分程序中的横线上填入必要语句，实现 4 位全加器的完整功能。2 位加法器aibicisumcout2
13、位加法器aibicisumcoutsum4(3.2) )cout4a(1.0) b(1.0)cc0a(3.2)b(3.2)sum4(1.0)图 3/底层 4 位全加器程序 module add2(ai,bi,ci,sum,cout); input 1:0ai,bi;input ci; output 1:0sum; reg 1:0sum; output cout;reg cout; always (ai,bi,ci)cout,sum=ai+bi+ci; endmodule/顶层 8 位全加器程序 module fadd4(a,b,c,sum4,cout4); input 3:0a,b;input
14、 c; output 3:0 sum4output cout4; wire c0; add4 U1( a1:0,b1:0,c,c0,sum41:0); add4 U2( a3:0,b3:0,c0,count4,sum43:0); endmodule75、根据下列给定的仿真输入输出波形图 2，说明完成此功能的电路是什么功能电路？并写 出对应的 Verilog HDL 描述程序（图中 clk,clr 为输入，q,c 为输出） 。 4 进制加法计数器module counter(clk,clr,q,c) input clk,clr; output ret1:0 q; output c; always
15、(posedge clk or negedge clr) begin if(clr) q=2h0; else begin if(2h3=q) q=2h0; else q=q+2h1; end end assign c=(2h3=q) endmodule 6、采用结构描述方法设计一个二进制数字半加器，输入数据 ai 与 bi，并将和输出到 so， 进位输出到 co，给出详细设计过程。输入输出aibisoco0000011010101101aibicobiaibiaibiaiso,8由输入输出逻辑表达式，采用与门 and 和异或门 xor 进行结构描述的程序如下：（6 分） module hadd (ai,bi,so,co); input ai,bi; output so,co; xor(so,si,ci); and(co,ai,bi); endmodule 6、采用结构描述方法设计一个二进制数字比较器，比较输入数据 a 与 b 的大小，并分别输 出到 x，y 和 z，给出详
