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1、北 华 航 天 工 业 学 院EDA 技术综合设计课程设计报告报告题目： 数字钟 作者所在系部： 电子工程系 作者所在专业： 自动化专业 作者所在班级： 作 者 姓 名 ： 指导教师姓名： 完 成 时 间 ： 20101203 内内 容容 摘摘 要要VHDL 是 Very High Speed Integrated Circuit Hardware Description Language 的 缩写，意思是超高速集成电路硬件描述语言。对于复杂的数字系统的设计，它有独特的作 用。它的硬件描述能力强，能轻易的描述出硬件的结构和功能。这种语言的应用至少意味 着两种重大的改变：电路的设计竟然可以通过文
2、字描述的方式完成；电子电路可以当作文 件一样来存储。随着现代技术的发展，这种语言的效益与作用日益明显，每年均能够以超 过 30%的速度快速成长。 这次毕业设计的内容是在简要介绍了 VHDL 语言的一些基本语法和概念后，进一步应 用 VHDL，在 MAX+plusII 的环境下设计一个数字钟，最后通过仿真出时序图实现预定功能。 数字钟的时间显示用到了七段数码管(或称七段显示器)的电路设计，内部的时间控制输出 则用到了各种设计，包括：加法计数器，扫描电路，控制秒、分、时的分频电路，各种数 制的转换。关键词: VHDL，数字钟，MAX+plusII，时序仿真图。目 录1、实验目的1二、硬件要求1三、
3、实验原理1四、模块说明11.秒计数器12.分计数器23.小时计数器34.报警模块45.扫描模块56.译码模块67.顶层文件8五、整体连接图9六、实验步骤10七、实验结果10八、实验总结10九、参考文献10课程设计任务书课题名称课题名称数字钟数字钟完成时间完成时间2010-2010- 12-0312-03 指导教师指导教师职称职称学生姓名学生姓名班班 级级总体设计要求和技术要点总体设计要求和技术要点利用 VHDL 进行数字钟设计，主要完成以下功能： 1.具有时、分、秒计数显示功能，以 24 小时循环计时。 2.具有清零，调节小时、分钟功能。 3.具有整点报时功能，整点报时的同时 LED 灯花样显
4、示。工作内容及时间进度安排工作内容及时间进度安排周 5 ：硬件仿真周 6 ：验收答辩课程设计成果课程设计成果1与设计内容对应的软件程序 2课程设计报告书 3成果使用说明书 4设计工作量要求一、一、 实验目的实验目的（1）掌握多位计数器相连的设计方法。 （2）掌握十进制、六进制、二十四进制计数器的设计方法。 （3）巩固多位共阴极扫描显示数码管的驱动及编码。 （4）掌握扬声器的驱动。 （5）LED 灯的花样显示。 （6） 掌握 EDA 技术的层次化设计方法。 二、硬件要求二、硬件要求（1）主芯片 EPF10K10LC84-4。 （2）8 个 LED 灯。 （3）蜂鸣器。 （4）8 位八段扫描共阴极
5、数码显示管。 （5）三个按键开关（清零，调小时，调分钟） 。三、实验原理三、实验原理在同一芯片 EPF10K10 上集成了如下电路模块： （1）时钟计数： 秒60 进制 BCD 码计数；分60 进制 BCD 码计数；时24 进制 BCD 码计数； 同时整个计数器有清零，调分，调时功能。在接近整数时间能提供报时信号。 （2）具有驱动 8 位八段共阴扫描数码管的片选驱动信号输出和八段字形译码输出。 （3）蜂鸣器在整点时有报时驱动信号产生。 （4）LED 灯在整点时有花样显示信号产生。四、模块说明四、模块说明时钟的设计共化分为 6 个模块：秒计数器（count60） ，分计数器（count601）
6、，小时 计数器（count24） ，报警电路（bs） ，扫描电路（set） ，译码电路（led7） 。下面具体分析 各个模块的原理、内容和功能。 1.秒计数器(count60) 能够实现 60 进制循环计数，带有复位端 reset、手动调分功能端 setmin 和向分进 位端 c ，受时钟上升沿信号控制，其文本语言（文件名：count60.vhd）为底层文本，图 1 为秒计数器的仿真波形图。 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_ARITH.ALL; USE IEEE.STD_LOGIC_UNSIGNED.A
7、LL;ENTITY COUNT60 ISPORT(CLK,RESET,SETMIN:IN STD_LOGIC;SEC0,SEC1:OUT STD_LOGIC_VECTOR(3 DOWNTO 0); C:OUT STD_LOGIC); 1 END COUNT60; ARCHITECTURE ONE OF COUNT60 ISSIGNAL SEC0_T,SEC1_T:STD_LOGIC_VECTOR(3 DOWNTO 0);SIGNAL E_1,E_2:STD_LOGIC;BEGINSEC0=“10“ THEN COUNT1DOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTD
8、OUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTRESET,CLK=CLK, -秒计数器元件例化 SETMIN=SETMIN, C=JIN1,SEC0=SECOND_0,SEC1=SECOND_1); U2:COUNT601 PORT MAP(RESET=RESET,CLK1=CLK， -分计数器元件例化 SETHOUR=SETHOUR, CLK=JIN1,CO=JIN2,MIN0=MINUTE_0,MIN1=MINUTE_1); U3:COUNT24 PORT MAP( CLK=JIN2, RESET=RESET, -时计数器元件例化H0=HOUR_0,H1=HOUR_1);
9、U4:SET PORT MAP(SE0=SECOND_0, -时间数据扫描分时选择元件例化 SE1=SECOND_1, MI0=MINUTE_0,MI1=MINUTE_1,HU0=HOUR_0,HU1=HOUR_1,CLK1=CLKDSP,RESET=RESET,DOUT=SELTIME,SEL=SEL,DP=DP); U5:LED7 PORT MAP(DIN=SELTIME, -7 段译码 LED7 的元件例化DOUT=LEDOUT); U6:BS PORT MAP(CLK=CLK,M0=MINUTE_0, -报警单元 BS 的元件例化M1=MINUTE_1,SPEAK=SPEAKER,LA
10、MP=LAMP); END ONE;五、数字钟的整体连接图五、数字钟的整体连接图9图 6. 数字钟各个模块连接示意图六、实验步骤六、实验步骤（1）安装 MAX+plus软件，为本项设计建立文件夹。 （2）输入设计项目的各个模块，存盘检查，编译并仿真至无误。 （3）调用底层文件的各个模块，连接整体原理图，进行存盘检查，编译仿真至无误。 （4）将 PC 机与试验箱进行连接选择器件并锁定引脚，然后进行编译下载。 （5）按照锁定好的引脚进行连线，进行硬件测试，验证仿真和测试结果。七、实验结果七、实验结果通过硬件测试，得到如下测试结果： （1）数码管能够正确显示时钟数字。 （2）给复位端（reset）低
11、电平时，能够进行复位。 （3）给手动调时（sethour）调分（setmin）信号端高电平时，能够进行调时调分。 （4）整点时蜂鸣器能够报时，3 只 LED 灯循环点亮。八、总结八、总结通过这次课设，对 VHDL 语言的使用有了进一步的加强，对所用到的软件有了更加深 刻的了解，这对我们以后的学习和工作有很大的帮助。本实验综合性较高，让我们学习到 了怎么去下载程序，也懂得了时钟源的产生和时钟源的分频原理，懂得 LED 灯的循环显示原理，使得我们的知识更加丰富与实用。课设期间也发现了自己的很多不足，但是通过自 己动手动脑，既增加了知识，有给了专业知识的提升。 最后感谢崔老师对我们的指导，以及同学们对我的帮助，他们为我解开了我不太明 白的设计难题，使得实验能够顺利完成！九、参考文献九、参考文献1李国洪、胡辉、沈明山.EDA 技术与实验.机械工业出版社，20092闫石数字电子技术基础（第五版） 高等教育出版社，200610指导教师评语及设计成绩评 语 课程设计成绩： 指导教师： 日期： 年 月 日
