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1、2009/11/231计算机组成原理 实验教学改革探讨南京大学计算机科学与技术系张 泽 生2009年11月主要内容：1.课程目标设置2.实验方法改革3 实验内容设置3.实验内容设置4.实验管理考核5.教学效果分析6.今后工作规划课程目标设置 巩固和加深理解计算机组成原理课堂教学理论知识 以CPU设计为核心,加强对计算机硬件系统的深度理解 培养计算机系统尤其是处理器等关键部件的设计能力 培养学生动手实践能力和项目管理团队合作等综合素质 为学习后续课程或从事体系结构研究打下扎实的基础传统实验方法的主要缺陷 面包板和实验箱只能进行简单验证和模拟性实验实验方法改革 无法支持复杂和高级的处理器技术的实验
2、 无法进行处理器和其他大规模部件的设计实验 与课堂教学内容脱节较大实验方法改革的必要性和有利条件 计算机组成与结构技术不断进步,课程教学和 实验内容需要适应新技术的发展实验方法改革 世界一流大学相关课程的实验教学手段和内容 在不断改革和提升 大规模集成电路和FPGA技术不断进步为进行处 理器等大规模复杂部件设计提供了很好的条件实验方法改革实验方法改革措施 制定与课堂教学配套的实验教学内容 规划和建设新的实验平台规划和建设新的实验平台 由验证模拟实验到实际的设计实验过渡 由浅入深、循序渐进的实验教学策略 大作业采取自由分组和上不封顶式自主难度的实 验组织管理，灵活多样，鼓励创新2009/11/2
3、32设置原则和内容 由浅入深 由局部到整体实验内容设置处理器高级流水线 处理器基本流水线 处理器硬件系统软 件 系 统由局部到整体 由部件到系统 由硬件到软件的 系统化观点多周期CPU设计单周期CPU设计除法器设计乘法器设计32位桶形移位器设计ALU与ALU控制器设计寄存器组设计实验内容设置实验教学要求 掌握处理器和主要计算机系统部件设计的基本方 法和技术掌握等硬件描述语言和等实验开发平台 掌握VHDL等硬件描述语言和FPGA等实验开发平台 的使用方法和技术 掌握实际的设计、实现、调试和验证方法和技术 学习和培养项目管理、团队合作、文档书写、表 达交流等综合技能 实验目的让学生熟悉并掌握基本M
4、IPS计算机组件的工作原理与设计方法实验内容和要求实验内容设置实验一、寄存器组设计实验 实验内容和要求用Verilog HDL语言或VHDL语言设计一个32个 X32位的寄存器 组 要求学生设计一个能适应32位MIPS所有的指令集寄存器组（这是 为了让学生理解CPU电路的设计必须根据CPU指令集做全面的考 虑）。 主要技术重点或难点寄存器组的实现、寄存器组的片选具体实现方法2009/11/233 实验目的让学生了解并掌握ALU的工作原理和作用。了解ALU控制是通过一 级译码直接来控制还是通过二级译码来控制各自的优缺点以及实际 设计过程的取舍。实验内容设置实验二、 ALU与ALU控制器设计实验
5、实验内容和要求用Verilog HDL或VHDL语言来编写，实现32位的ALU及ALU控制 器 要求学生设计一个ALU及ALU的控制器能够支持32位MIPS基本的 运算指令运行。 主要技术重点或难点ALU实现的各种运算功能、ALU的具体实现方法。 实验目的让学生学习掌握桶形移位器的工作原理。掌握桶形移位器的设计 方法。了解桶形移位器与普通的移位寄存器的不同点和各自的应 用场合。实验内容设置实验三、 32位桶形移位器设计实验 实验内容和要求用Verilog HDL或VHDL语言来编写，实现32位的桶形移位器。 要求学生设计一个32位的桶形移位器。并在Quartus II上实现模 拟仿真。并在Al
6、tera DE2-70开发板上实现8位的桶形移位器， 使其能够正常工作。 主要技术重点或难点桶形移位器的设计思想和实现方法、如何尽量缩短延时的时间。2009/11/234 实验目的让学生做一个具有十六条指令的单时钟周期CPU，来理解MIPS常 用的指令系统并掌握单周期CPU的工作原理与逻辑功能实现。 实验内容和要求实验内容设置实验四、单时钟周期CPU的设计实验 实验内容和要求用Verilog HDL语言或VHDL语言来编写，实现一个具有十六条指 令的单时钟周期CPU。 要求学生设计一个具有十六条指令的单时钟周期CPU，并在 Quartus II上实现模拟仿真。 主要技术重点或难点理解MIPS运
7、算类指令的深入程度、指令的执行流程。addrd,rs,rtclo addu rd,rs,rtclz addi rt,rs,immslt rd,rs,rt addiu rt,rs,immsltu rd,rs,rt实验内容设置subrd,rs,rtslti rt,rs,imm subu rd,rs,rtsltiu rt,rs imm norrd,rs,rtblez rs,imm xori rt,rs,immjtarget 实验目的让学生做一个具有二十二条指令的多时钟周期CPU，来深入理解 MIPS指令系统并掌握在多时钟周期CPU的设计中，状态机是如何 设计的。掌握多时钟周期CPU的工作原理与逻辑功
8、能实现。实验内容设置实验五、多时钟周期CPU的设计实验 实验内容和要求用Verilog HDL或VHDL语言来编写，实现一个具有二十二条指令 的多时钟周期CPU。 要求学生设计一个具有二十二条指令的多时钟周期CPU，并在 Quartus II上实现模拟仿真。 主要技术重点或难点状态机的设计、时序的分配、对MIPS指令系统的深入理解程度。addrd,rs,rtsltu rd,rs,rt addu rd,rs,rtslti rt,rs,imm addi rt,rs,immsltiu rt,rs imm addiu rt,rs,immsllv rd,rt,rs subrd,rs,rtsra rd,r
9、t,shamt subu rd rs rtblez rs imm实验内容设置subu rd,rs,rtblez rs,imm norrd,rs,rtjtarget xori rt,rs,immlwl rt,offset(base) Clolwr rt,offset(base) Clzlw rt,imm(rs) slt rd,rs,rtsw rt,imm(rs) 实验目的让学生学习并掌握整数乘法器的设计与算法的选择。实验内容设置实验六、整数乘法器的设计实验 实验内容和要求用Verilog HDL或VHDL语言来编写，实现一个32位整数乘法器 。 要求学生设计一个32位整数乘法器，并在Quartu
10、s II上实现模拟仿 真。 主要技术重点或难点32位整数乘法器的算法、整个乘法器速度的优化2009/11/235 实验目的让学生学习并掌握整数除法器的设计与算法的选择。实验内容设置实验七、整数除法器的设计实验 实验内容和要求用Verilog HDL或VHDL语言来编写，实现一个32位整数除法器 。 要求学生设计一个32位整数除法器，并在Quartus II上实现模拟仿 真。 主要技术重点或难点32位整数除法器的算法、整个除法器速度的优化 实验目的要求学生设计一个至少具有二十二条指令的流水线CPU，学习并掌 握流水线CPU的工作原理和设计方法。实验内容设置实验八、流水线CPU的设计实验握流水线的
11、工作原理和设计方法。 实验内容和要求用Verilog HDL或VHDL语言来设计、编写和实现一个流水线CPU 要求学生设计一个至少具有二十二条指令的流水线CPU，并在 Quartus II上实现模拟仿真和DE2-70上进行FPGA验证。 主要技术重点或难点流水段寄存器的选择、数据转发、冒险检测、转移预测实验内容设置实验九、高级流水线的CPU系统设计实验 实验目的鼓励部分能力特别强的同学设计接近于工业标准的MIPS处理 器，并在Altera DE2-70开发板上用FPGA验证实现。希望学生能考器，并在Altera DE2 70开发板上用FPGA验证实现。希望学生能考 虑高级流水线处理技术、异常和
12、中断、存储器、cache、虚拟存储 器、看门狗、总线、总线控制器、总线接口等功能的设计。 主要技术重点或难点高级流水线处理技术、异常和中断、存储器、cache、虚拟存储器、看门狗、总线及总线控制器。实验管理考核 实验一至五采个人独立方式完成实验以保证大家打好基础 CPU设计等综合性实验一般采取到4人一组来完成实验（培养学生项目管理和分工、团队合作和组织能力） 实验的考核标准包括完成水平、实验完成速度、实验结果和质量、实验报告的规范和质量 CPU设计综合性设计实验的考核标准包括实验的难度、创新程度、完成水平、设计质量、实验结果、设计文档和实验报告的规范和质量等等实验教学的基本情况（实验教学学生人
13、数，分组情况等）总体教学效果教学效果分析总体教学效果（基本完成情况，如各层次实验的完成情况，水平等）学生反馈不足之处分析(如课时不够、学生程度不齐等等）教学效果分析优秀个案展示本科生团队荣获 2009Altera亚洲 创新设计大赛 二等奖二等奖在计算机组成原理 课程实践基础上 设计完成了兼容于 工业标准的MIPS32 位处理器,接近于 龙芯初期(2001年) 设计的原型处理器 的计算能力2009/11/236将寄存器组设计实验、ALU与ALU控制器设计实验、32位桶形移位器设计实验移到数字电路实验课；通过调整实验小组的规模加快综合设计实验进度，让学生有时间进行异常与中断cacheMMU和总今后工作规划让学生有时间进行异常与中断、cache、MMU和总线等高级设计实验；在CPU等综合设计实验中规划相应的汇编甚至高级语言程序的编写和测试验证。对能力高的本科生以及研究生开展多核处理器的设计工作谢 谢！Q&A
