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1、第八章 DSP的最小硬件系统设计第八章 DSP的最小硬件系统设计第8章 DSP的最小硬件系统设计第8章 DSP的最小硬件系统设计 8.1 概述8.1 概述最小硬件电路一般包括：电源、时钟电路、复位电路、电平转换电路、仿真器接口 JTAG电路以及可扩展的硬件接口（如I/O、D/A、SRAM等）。最小硬件电路一般包括：电源、时钟电路、复位电路、电平转换电路、仿真器接口 JTAG电路以及可扩展的硬件接口（如I/O、D/A、SRAM等）。DSP的基本硬件组成的基本硬件组成电源电源DSP微控制器使用的电源是数字电源，为了降低芯片的功耗，它们大多采用低 电压方式，并且内核电压和微控制器使用的电源是数字电源
2、，为了降低芯片的功耗，它们大多采用低 电压方式，并且内核电压和I/O电压分开供电。电压分开供电。I/O电源一般采用电源一般采用3.3V电压，内 核供电为电压，内 核供电为3.3V或或1.9V。图7.2 TPS75733的引脚图OUTPUTENGNDINFB/PG因一般采用外部因一般采用外部5V电源供电，需将电源供电，需将5V电源变换为电源变换为3.3V以给以给CPU供电，可以采用供电，可以采用 MAXIM公司的稳压电压芯片，如公司的稳压电压芯片，如MAX748和和MAX654/649/652等；还可以采用等；还可以采用TI公司 的稳压电压芯片，如公司 的稳压电压芯片，如TPS75733和和TP
3、S333Q等。等。 TPS75733在上电复位时，它可以产生一个长达在上电复位时，它可以产生一个长达200mS的低电平复位信号，以满 足的低电平复位信号，以满 足LF2407A DSP控制器的系统上电复位要求，它的输出电流范围为控制器的系统上电复位要求，它的输出电流范围为0mA500mA， 可以提供稳定的， 可以提供稳定的3.3V固定输出，能够满足固定输出，能够满足DSP对供电电源的要求。对供电电源的要求。电源电源240X电源电源电源电源加电次序加电次序DSPs的一些的一些I/O管脚是双向的，方向由内核控制。管脚是双向的，方向由内核控制。I/O电压一 旦被加上以后，电压一 旦被加上以后，I/O
4、管脚就立即被驱动，如果此时还没加核电 压，那么管脚就立即被驱动，如果此时还没加核电 压，那么I/O的方向可能就不确定是输入还是输出。如果是输 出，且这时与之相连的其它器件的管脚也处于输出状态，那 么就会造成时序的紊乱或者对器件本身造成损伤。这种情况 下，就需要核电压比的方向可能就不确定是输入还是输出。如果是输 出，且这时与之相连的其它器件的管脚也处于输出状态，那 么就会造成时序的紊乱或者对器件本身造成损伤。这种情况 下，就需要核电压比I/O电压先加载，至少是同时加载。电压先加载，至少是同时加载。控制加电次序控制加电次序控制加电次序控制加电次序第8章 DSP的最小硬件系统设计第8章 DSP的最小
5、硬件系统设计 8.1 概述8.1 概述RSLF2407A DSP控制器中，有四种可能的原因会导致复位：LF2407A DSP控制器中，有四种可能的原因会导致复位： ? 看门狗定时器复位看门狗定时器复位 ? 软件产生的复位软件产生的复位 ? 非法地址引起的复位非法地址引起的复位 ? 复位引脚有效。其中前三个原因由DSP内部产生，最后一个是由受外部复位引脚有效。其中前三个原因由DSP内部产生，最后一个是由受外部复位电路复位电路RS引脚控制产生的。复位引脚需要一个有效的低电平脉冲作为其外部复位 脉冲，通常宽度不低于系统时时钟周期的脉冲，以保证DSP芯片能够识 别。引脚控制产生的。复位引脚需要一个有效
6、的低电平脉冲作为其外部复位 脉冲，通常宽度不低于系统时时钟周期的脉冲，以保证DSP芯片能够识 别。复位电路复位电路1、简单复位电路、简单复位电路复位电路复位电路1、简单复位电路、简单复位电路RC复位复位复位电路复位电路1、简单复位电路、简单复位电路增加放电回路的增加放电回路的RC复位复位复位电路复位电路带电压监控功能的复位电路带电压监控功能的复位电路1、简单复位电路、简单复位电路复位电路复位电路1、简单复位电路、简单复位电路具有稳定门槛电压和电压监控功能的复位电路具有稳定门槛电压和电压监控功能的复位电路复位电路复位电路1、简单复位电路、简单复位电路实用的复位电路实用的复位电路复位电路复位电路2
7、、集成复位电路、集成复位电路集成复位监控电路集成复位监控电路1复位电路复位电路2、集成复位电路、集成复位电路集成复位监控电路集成复位监控电路2复位电路复位电路2、集成复位电路、集成复位电路集成复位监控 电路集成复位监控 电路3复位电路复位电路2、集成复位电路、集成复位电路图7.5 复位电路WDIGNDRESETMRVDD12SW1SW1-13.3VC21 0.1uFGND53241IOPF5RSTPS3823集成复位监控 电路集成复位监控 电路4复位电路复位电路2、集成复位电路、集成复位电路图7.5 复位电路WDIGNDRESETMRVDD12SW1SW1-13.3VC21 0.1uFGND5
8、3241IOPF5RSTPS3823集成复位监控 电路集成复位监控 电路4时钟电路时钟电路TMS320LF2407A DSP控制器使用嵌入到CPU内核的锁相环（PLL）电路，从一个较低频率TMS320LF2407A DSP控制器使用嵌入到CPU内核的锁相环（PLL）电路，从一个较低频率的的 外部时钟合成片内的时钟。外部时钟合成片内的时钟。锁相环的时钟模块电路图锁相环的时钟模块电路图时钟电路时钟电路锁相环的时钟模块电路图锁相环的时钟模块电路图PLL时钟模块提供了以下两种操作：时钟模块提供了以下两种操作： 晶振：晶振工作模式允许使用一个外部晶体振荡器或谐振器，来提供器 件的时钟基频。晶振：晶振工作
9、模式允许使用一个外部晶体振荡器或谐振器，来提供器 件的时钟基频。 外部时钟源：这种工作模式允许内部的振荡器被旁路。器件的时钟来自 连接到外部时钟源：这种工作模式允许内部的振荡器被旁路。器件的时钟来自 连接到XTAL1/CLKIN引脚的外部时钟源输入，这种情况下，外部振荡器 时钟连接到引脚的外部时钟源输入，这种情况下，外部振荡器 时钟连接到XTAL1/CLKIN引脚。引脚。时钟电路时钟电路回路滤波元件回路滤波元件 240xA器件的器件的PLL模块需要外部的模块需要外部的RC元件进行回路滤波。保持回路滤波的元件要接到元件进行回路滤波。保持回路滤波的元件要接到 PLLF和和PLLF2引脚。这是噪声的
10、主要输入口，噪声干扰会增加抖动。引脚。这是噪声的主要输入口，噪声干扰会增加抖动。 PLL电路的电路的PCB图中的所有走线必须尽可能地短。另外，由回路滤波元件组成的回路区 域、图中的所有走线必须尽可能地短。另外，由回路滤波元件组成的回路区 域、PCB绘图以及绘图以及DSP芯片都应当尽可能地小。在芯片都应当尽可能地小。在PLLVCCA和和VSS引脚之间要接一个旁路 电容（引脚之间要接一个旁路 电容（0.010.1F的陶瓷电容）。的陶瓷电容）。滤波电路滤波电路时钟模块的旁路模式时钟模块的旁路模式240x/240xA器件还提供了一种PLL旁路模式，240x/240xA器件还提供了一种PLL旁路模式，在
11、这种模式中， PLL时钟模块可以被旁路。在系统复位时，拉低、TMS 和TMS2的引脚电平进入旁路模式。且PLL时钟预定标器也可 以被旁路。因此，在旁路模式下改变系统寄存器SCSRl中11、 10、9的值不会产生影响。在这种模式中， PLL时钟模块可以被旁路。在系统复位时，拉低、TMS 和TMS2的引脚电平进入旁路模式。且PLL时钟预定标器也可 以被旁路。因此，在旁路模式下改变系统寄存器SCSRl中11、 10、9的值不会产生影响。旁路模式中，改变CPU时钟速度的 惟一方法就是改变输入时钟频率。旁路模式中，改变CPU时钟速度的 惟一方法就是改变输入时钟频率。例如，若CPU时钟需要 30MHz的速
12、度，则必须提供30MHz的输入时钟频率，即器操 作速度等于输入时钟的频率。同时，在该模式中，外部回路 滤波元件是不需要的。例如，若CPU时钟需要 30MHz的速度，则必须提供30MHz的输入时钟频率，即器操 作速度等于输入时钟的频率。同时，在该模式中，外部回路 滤波元件是不需要的。 输入时钟说明输入时钟说明 若使用的是片内振荡器（石英晶体或陶瓷谐振器作为时钟 源），则最小和最大的时钟输入频率分别为4MHz和20MHz。 若不使用片内振荡器（外部振荡器作为时钟源），则最小和 最大的时钟输入频率分别为4MHz和40MHz（对于240x器件是 30MHz）。若使用的是片内振荡器（石英晶体或陶瓷谐振器
13、作为时钟 源），则最小和最大的时钟输入频率分别为4MHz和20MHz。 若不使用片内振荡器（外部振荡器作为时钟源），则最小和 最大的时钟输入频率分别为4MHz和40MHz（对于240x器件是 30MHz）。R ESTJTAG仿真接口仿真接口功能：用户可以通过功能：用户可以通过PC调试，下载应用软件到指定的应用板。用户可在应用板上 设计自己的调试，下载应用软件到指定的应用板。用户可在应用板上 设计自己的JTAG接口。下图为接口。下图为TI公司公司IEEE1149.1标准的通用标准的通用JTAG接口的定义。接口的定义。JTAG引脚引脚EMU0：EMU0引脚，需要引脚，需要3.3V上拉。上拉。 EM
14、U1：EMU1引脚，需要引脚，需要3.3V上拉。上拉。 GND：地，是仿真器与：地，是仿真器与DSP用户系统的共地信号 连线。用户系统的共地信号 连线。 PD（VCC）：此引脚必须连接到）：此引脚必须连接到DSP应用板的应用板的 5V电源端，由用户供电。电源端，由用户供电。 TCK：测试时钟引脚，该信号来自仿真器。：测试时钟引脚，该信号来自仿真器。 TCK_RET：测试时钟返回引脚。：测试时钟返回引脚。 TDI：测试数据输入引脚。：测试数据输入引脚。 TDO：测试数据输出引脚。：测试数据输出引脚。 TMS：测试模式选择引脚。：测试模式选择引脚。TRST：测试复位引脚。：测试复位引脚。JTAG仿
15、真接口仿真接口JTAG与板上与板上DSP的连接图的连接图DSP的电平转换电路的电平转换电路DSP应用系统的驱动电源以及外围器件有应用系统的驱动电源以及外围器件有3.3V的，也有的，也有5V的。多数的。多数DSP器件为器件为3.3V的，由 于的，由 于DSP的外围器件一般为的外围器件一般为5V的居多，如的居多，如EPROM、RAM、A/D、D/A以及与计算机的通信接口 等等。为保证以及与计算机的通信接口 等等。为保证DSP及其外围器件工作的安全可靠性，这就存在一个及其外围器件工作的安全可靠性，这就存在一个DSP与外围器件之间的电平 转换问题。对与外围器件之间的电平 转换问题。对3.3V低电压低电
16、压DSP器件来讲，其引脚信号高低电平的门限值与普通器件来讲，其引脚信号高低电平的门限值与普通5V TTL门限相同， 故门限相同， 故DSP的输出信号可以直接驱动的输出信号可以直接驱动5V外围器件的输入，不需要附加电平转换电路： 由于外围器件的输入，不需要附加电平转换电路： 由于DSP引脚允许输入信号电压的范围为引脚允许输入信号电压的范围为03.6V，不可以承受，不可以承受5V的输入信号电压，因 此，在的输入信号电压，因 此，在DSP与其外围器件之间应进行电平转换。与其外围器件之间应进行电平转换。考虑以下两种情形。考虑以下两种情形。 1）与）与3V器件的接口。与器件的接口。与3V器件（如器件（如3V Flash）接口比较简单，由于两者电平一致，可以直 接相接。）接口比较简单，由于两者电平一致，可以直 接相接。 2）与）与5V器件的接口。在设计与器件的接口。在设计与5V器件的接口时，首先需要仔细分析器件的接口时，首先需要仔细分析5V的电平转换标准，这 可以从器件的电气性能说明中获得。的电平转换标准，这 可以从器件的电气性能说明中获得。可在中
