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1、数字电路应用实验指导书上海大学机电一体化工程中心2015 年 12 月目目 录录一、一、概述概述二、二、实验一实验一 比较器比较器三、三、实验二实验二 码制转换器码制转换器四、四、实验三实验三 加法器加法器五、五、实验四实验四 优先编码器优先编码器六、六、实验五实验五 七段译码器七段译码器七、七、实验六实验六 计数器计数器八、八、实验七实验七 移位寄存器移位寄存器九、九、实验八实验八 综合实验综合实验十、十、附录附录A A开发套件核心板开发套件核心板ETL-005ETL-005介绍介绍十一、十一、附录附录B B ETL-005ETL-005管脚位置约束管脚位置约束十二、十二、附录附录C C Q
2、uartusIIQuartusII软件介绍软件介绍一、一、前言前言数字电路应用课是数字电路 A的后续课程，本书是数字电路应用课的配套实验指导书。主要内容集中在用集成电路和 Verilog 语言进行时序逻辑电路设计，实验内容与数字电路 A的实验内容对应，实验旨在使学生学会用硬件设计语言 Verilog 进行数字逻辑电路中常用逻辑功能模块的设计，大规模集成电路 FPGA/CPLD 的开发过程，实验内容与数字电路 A的实验相对应，学习用不同方法设计数字逻辑功能电路、解决简单的实际工程问题的基本技能。 本指导书的实验使用的装置为“易上手”系列 FPGA 开发套件和微型计算机组成的数字电路实验系统。在
3、FPGA/CPLD 的实验中，培养学生学习和掌握Verilog 语言，以及它的开发环境 QuartusII 的操作过程。与数字电路 A的内容相对应， 数字电路应用课的实验最终也要构成如下图所示的颗粒灌装系统：编编 码码 器器寄寄存存器器译译 码码 器器按按键键码码制制转转 换换器器七七段段数数码码管管1 1计计数数器器寄寄存存器器码码制制转转 换换器器译译码码器器比比较较器器加加 法法 器器七七段段数数码码管管2 2其工作原理和流程如下：（1）通过拨码开关设置每瓶要装糖果的个数（两位十进制） ，通过编码器转换为 BCD 码，存入到寄存器中，寄存器的值可以通过一个译码器显示在七段数码管 1 上；
4、（2）灌装的颗粒通过灌装装置上的漏斗落入下面传送带上的瓶中，漏斗上装有检测颗粒下落的光电传感器，每下落一个糖果，传感器发送一个脉冲，控制系统中的计数器对该脉冲进行计数，计数的结果与预置的每瓶灌装的颗粒数进行比较， 比较可以使用二进制或者 BCD 码，如果比较器两个输入的码制不同，需事先进行码制转换（将 BCD 转为二进制或者二进制转为 BCD 码） ；比较结果相等则使计数器停止计数，同时该信号控制关闭漏斗开关，停止颗粒下落，启动传送带换瓶等待下一次灌装。系统中加法器负责统计当前灌装总量，其数值送入寄存器寄存，寄存器的值可以通过码制转换和译码器显示在七段数码管 2 上。（3）新瓶到位也由光电传感
5、器检测，检测到瓶子以后，停止传送带移动，将计数器清零后启动计数器准备新一轮计数，打开漏斗开关进行新的灌装。系统重复执行步骤（2）过程。同数字电路 A ，本课程的实验仍采用分别设计系统中的功能模块，最终综合拼接的方法。开发套件核心板 ETL-005 的简单说明和各芯片管脚约束见附件 A 和 B。实验一实验一 比较器比较器实验目的实验目的 （1） 熟悉 Verilog 语言的基本结构，了解基本运算符和赋值（2） 熟悉 QuartusII 的开发环境建立，以及仿真过程（3） 学会用 Verilog 语言实现组合逻辑电路的方法（4） 用 Verilog 语言设计组合逻辑电路的比较器实验内容实验内容编写
6、设计比较器的 Verilog 代码并仿真实验步骤和要求实验步骤和要求设计比较器，如下图所示：设计一个八位数比较器，输入为糖果计数器输出信号 counter3:0和寄存器信号 binReg3:0,输出信号 bEQU 为数据相等信号，输出信号 bBig 为 counter数据大于 binReg 数据信号，输出信号 bSmall 为 counter 数据小于 binReg 数据信号。具体功能要求如下：两个输入数据为相等时，相等信号 bEQU 输出为1，否则输出为 0； counter 数据大于 binReg 数据时，输出信号 bBig 为 1，否则为 0；counter 数据小于 binReg 数据
7、信号时输出信号 bSmall 为 1，否则为 0。电路管脚与信号定义如下：信号连接器件名管脚说明 counter3DIP8PIN_87 counter2DIP7PIN_86输入信号与拨码开关 相连counter1DIP6PIN_84 counter0DIP5PIN_82 binReg 3DIP4PIN_81 binReg 2DIP3PIN_80 binReg 1DIP2PIN_77 binReg 0DIP1PIN_76 bBigD1PIN_187 bEQUD2PIN_185 bSmallD3PIN_182输出信号与 LED 指 示灯相连（1） 将比较器进行设计软件仿真。（2） 完成系统开发板级
8、模块调试和功能验证。实验结果：实验结果：（1）绘制比较器的仿真波形图。（2）撰写实验报告（含代码） 。实验二实验二 码制转换器码制转换器实验目的实验目的 用 Verilog 语言设计组合逻辑电路的码制转换器实验内容实验内容编写设计码制转换器的 Verilog 代码并仿真实验步骤和要求实验步骤和要求设计 BCD 码到二进制的码制转换器，如下图所示：输入为一维数组 Reg7.0,共有八位，低四位和高四位分别为一个 10 进制数的 BCD 码，这个码制转换器将这 2 位数的 BCD 转换为二进制输出 bReg7.0。电路管脚与信号定义如下：信号连接器件名管脚说明 Reg 7DIP8PIN_87 Re
9、g 6DIP7PIN_86 Reg 5DIP6PIN_84 Reg 4DIP5PIN_82 Reg 3DIP4PIN_81 Reg 2DIP3PIN_80 Reg 1DIP2PIN_77 Reg 0DIP1PIN_76输入信号与拨码开关 相连bReg7D8PIN_175 bReg6D7PIN_176 bReg5D6PIN_179 bReg4D5PIN_180 bReg3D4PIN_181 bReg2D3PIN_182 bReg1D2PIN_185 bReg0D1PIN_187输出信号与 LED 指 示灯相连（1） 将码制转换器进行设计软件仿真。（2） 完成系统开发板级模块调试和功能验证。实验结
10、果：实验结果：（1） 绘制码制转换器的仿真波形图。（2） 撰写实验报告（含代码） 。实验三实验三 加法器加法器实验目的实验目的 用 Verilog 语言设计组合逻辑电路的加法器实验内容实验内容编写设计加法器的 Verilog 代码并仿真实验步骤和要求实验步骤和要求设计加法器，如下图所示：输入为计数器的输出结果信号 counter3.0和寄存器数据 Reg3.0,输出为加法结果 addResult3.0和进位 C8。加法器功能要求如下：counter3.0与Reg7.0相加，输出结果 addResult3.0和进位 C。电路管脚与信号定义如下： 信号连接器件名管脚说明 counter 3DIP8
11、PIN_87 counter 2DIP7PIN_86 counter 1DIP6PIN_84 counter 0DIP5PIN_82 Reg 3DIP4PIN_81 Reg 2DIP3PIN_80 Reg 1DIP2PIN_77 Reg 0DIP1PIN_76输入信号与拨码开关 相连CD8PIN_175 addResult 3D4PIN_181 addResult 2D3PIN_182 addResult 1D2PIN_185 addResult 0D1PIN_187输出信号与 LED 指 示灯相连（1） 将加法器进行设计软件仿真。（2） 完成系统开发板级模块调试和功能验证。实验结果：实验结果
12、：（1） 绘制加法器的仿真波形图。（2） 撰写实验报告（含代码） 。实验四实验四 优先编码器优先编码器实验目的实验目的 用 Verilog 语言设计组合逻辑电路的优先编码器实验内容实验内容编写设计优先编码器的 Verilog 代码并仿真实验步骤和要求实验步骤和要求编码器将用拨码开关的（或键盘）输入编码为对应的 BCD 码表示，送到译码器和码制转换器的输入进行相应的转换（该部分电路在实验一中完成） 。计数器负责统计灌装的颗粒数（脉冲数） ，与预设的数据（上述拨码开关输入）比较，结果用于进行换瓶控制。设计优先编码器，如下图所示：输入变量为每瓶糖果数设定拨码开关 sW8.1信号，输出信号为与输入量对
13、应的用 BCD 码表示的编码 iReg3.0（一位开关） 。电路实现根据拨码开关的设定，获得对应的 BCD 码表示的数字编码值的功能。例如开关 sW1为 0，则编码输出 1；sW2为 0，则编码输出 2；依次类推。电路管脚与信号定义如下：信号连接器件名管脚说明 sW 8DIP8PIN_87 sW 7DIP7PIN_86 sW 6DIP6PIN_84输入信号与拨码开关 相连sW 5DIP5PIN_82 sW 4DIP4PIN_81 sW 3DIP3PIN_80 sW 2DIP2PIN_77 sW 1DIP1PIN_76 iReg 3D4PIN_181 iReg 2D3PIN_182 iReg 1
14、D2PIN_185 iReg 0D1PIN_187输出信号与 LED 指 示灯相连（1） 将优先编码器进行设计软件仿真。（2） 完成系统开发板级模块调试和功能验证。实验结果：实验结果：（1） 绘制优先编码器的仿真波形图。（2） 撰写实验报告（含代码） 。实验五实验五 七段译码器七段译码器实验目的实验目的 用 Verilog 语言设计组合逻辑电路的七段译码器实验内容实验内容编写设计七段译码器的 Verilog 代码并仿真实验步骤和要求实验步骤和要求七段译码器和码制转换器是灌装系统中最常用的器件，它们将用 BCD 码形 式表示的预设灌装颗粒数转换为检测用的二进制数，同时将颗粒数显示在七段 数码管上
15、。设计 BCD 到七位数码管的译码器，如下图所示：输入为一维数组 inRegH3.0和 inRegL3.0，分别表示数码管高位数据和低位数据，采用 BCD 码表示；输出为一维数组 oLight6.0和 sel1.0，分别表示数码管的控制信号和数码管的片选控制信号，完成的功能就是把输入数据BCD 码译码为 LED 数码管的控制信号。其中高位和低位通过译码器输出oLight6.0连接到LA0LG0,同时控制 sel 信号进行片选控制。七段数码管的详细电路图，请查看附录 1 中的电路图。电路管脚与信号定义如下：信号连接器件名管脚说明 inRegH 3DIP8PIN_87 inRegH 2DIP7PIN_86 inRegH 1DIP6PIN_84输入信号与拨码开关 相连inRegH 0DIP5PIN_82 inRegL 3DIP4PIN_81 inRegL 2DIP3PIN_80 inRegL 1DIP2PIN_77 inRegL 0DIP1PIN_76 oLight 6SegGPIN_146 oLight 5SegFPIN_145 oLight 4SegEPIN_144 oLight 3SegDPIN_163 oLight 2SegCPIN_162 oLight 1SegBPIN_161 oLight 0SegAPIN_160数据输出信号与 LED 数码管s
