EDA 技术实用教程

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1、1EDA 技术实用教程 QuartusII 应用向导 5.1 基本设计流程 5.1.1 建立工作库文件夹和编辑设计文件图5-1 选择编辑文件的语言类型，键入源程序并存盘 5.1.2 创建工程图5-2 利用“New Preject Wizard”创建工程cnt10图5-3 将所有相关的文件都加入进此工程2图5-4 选择目标器件EP2C5T144C8图5-5 将Max+plusII工程转换为QuartusII工程 5.1.3 编译前设置图5-6 选择目标器件EP2C5T144C83图5-7选择配置器件的工作方式图5-8 选择配置器件和编程方式 5.1.4 全程编译图5-9 全程编译后出现报错信息4

2、5.1.5 时序仿真图 5-10 选择编辑矢量波形文件图5-11 波形编辑器图5-12 设置仿真时间长度图5-13 vwf激励波形文件存盘5图5-14 向波形编辑器拖入信号节点图5-15 设置时钟CLK的周期图5-16 选择总线数据格式6图5-17设置好的激励波形图图5-18 选择仿真控制图5-19 仿真波形输出图5-20 选择全时域显示 5.1.6 应用RTL电路图观察器图 5-21 cnt10 工程的 RTL 电路图75.2 引脚设置和下载 5.2.1 引脚锁定图5-22 GW48实验系统模式5实验电路图图5-23 Assignment Editor编辑器图5-24 两种引脚锁定对话框 5

3、.2.2 配置文件下载8图5-25 选择编程下载文图5-26加入编程下载方式图5-27 双击选中的编程方式名图5-28 ByteBlasterII编程下载窗95.2.3 AS模式编程配置器件图5-29 ByteBlaster II接口AS模式编程窗口 5.2.4 JTAG间接模式编程配置器件图5-30 选择目标器件EP2C5T144图5-31 选定SOF文件后，选择文件压缩图5-32 用JTAG模式对配置器件EPCS1进行间接编程 5.2.5 USB Blaster编程配置器件使用方法10图5-33 安装USB驱动程序图5-34 设置JTAG硬件功能图5-35 在In-System Memor

4、y Content Editor中使用USB Blaster 5.3 嵌入式逻辑分析仪使用方法 1打开SignalTap II编辑窗11图5-36 SignalTap II编辑窗 2调入待测信号 3SignalTap II参数设置图5-375-37 SignalTapSignalTap IIII编辑窗 4文件存盘图5-385-38 设定SignalTapSignalTap IIII与工程一同综合适配 5编译下载 6启动SignalTap II进行采样与分析12图5-395-39 下载cnt10.sofcnt10.sof并准备启动SignalTapSignalTap IIII图5-40 Sign

5、alTap II采样已被启动 7SignalTap II的其他设置和控制方法图5-415-41 SignalTapSignalTap IIII数据窗设置后的信号波形 5.45.4 原理图输入设计方法 5.4.1 设计流程 1. 为本项工程设计建立文件夹 假设本项设计的文件夹取名为adderadder，路径为：d:adderd:adder。 2. 输入设计项目和存盘13图5-425-42 元件输入对话框 3. 将设计项目设置成可调用的元件图5-435-43 将所需元件全部调入原理图编辑窗并连接好 4. 设计全加器顶层文件图5-445-44 连接好的全加器原理图f_adder.bdff_adder

6、.bdf 5. 将设计项目设置成工程和时序仿真图5-455-45 f_adder.bdff_adder.bdf工程设置窗14图5-465-46 加入本工程所有文件图5-475-47 全加器工程f_adderf_adder的仿真波形 5.4.2 应用宏模块的原理图设计 1. 计数器设计图5-485-48 含有时钟使能的两位十进制计数器图5-495-49 两位十进制计数器工作波形 2. 频率计主结构电路设计15图5-505-50 两位十进制频率计顶层设计原理图文件图5-515-51 两位十进制频率计测频仿真波形 3. 时序控制电路设计图5-525-52 测频时序控制电路图5-535-53 测频时序

7、控制电路工作波形 4. 顶层电路设计16图5-545-54 频率计顶层电路原理图图5-55 频率计工作时序波形 习题习题 5-1.5-1. 归纳利用QuartusIIQuartusII进行VHDLVHDL文本输入设计的流程：从文件输入一直到 SignalTapSignalTap IIII测试。 5-2.5-2. 由图5-40、5-41，详细说明工程设计cnt10的硬件工作情况。 5-3.5-3. 如何为设计中的SignalTapSignalTap IIII加入独立采用时钟？试给出完整的程序和对 它的实测结果。 5-4.5-4. 参考QuartusQuartus IIII的HelpHelp，详细

8、说明AssignmentsAssignments菜单中SettingsSettings对话框的功 能。 （1 1）说明其中的TimingTiming RequirementsRequirements STD_LOGIC; y y : : OUTOUT STD_LOGIC);STD_LOGIC); ENDEND COMPONENTCOMPONENT ； . u1u1 : : MUX21AMUX21A PORTPORT MAP(a=a2MAP(a=a2，b=a3b=a3，s=s0s=s0，y=tmp);y=tmp);18u2u2 : : MUX21AMUX21A PORTPORT MAP(a=a1

9、MAP(a=a1，b=tmpb=tmp，s=s1s=s1，y=outy);y=outy); ENDEND ARCHITECTUREARCHITECTURE BHVBHV ; ; 按照本章给出的步骤对上例分别进行编译、综合、仿真。并对其仿真波形作出分 析说明。 (4)(4) 实验内容3 3：引脚锁定以及硬件下载测试。建议选实验电路模式5 5（附录图 8 8），用键1(PIO0)1(PIO0)控制s0s0；用键2(PIO1)2(PIO1)控制s1s1；a3a3、a2a2和a1a1分别接 clock5clock5、clock0clock0和clock2clock2；输出信号outyouty仍接扬声器

10、spkerspker。通过短路帽选择 clock0clock0接256Hz256Hz信号，clock5clock5接1024Hz1024Hz，clock2clock2接8Hz8Hz信号。最后进行编译、下载 和硬件测试实验（通过 选择键1 1、键2 2，控制s0s0、s1s1，可使扬声器输出不同音调）。 (5)(5) 实验报告：根据以上的实验内容写出实验报告，包括程序设计、软件编译、 仿真分析、硬件测试和详细实验过程；给出程序分析报告、仿真波形图及其分析 报告。 (6)(6) 附加内容：根据本实验以上提出的各项实验内容和实验要求，设计1 1位全加 器。 首先用QuartusQuartus完成4.

11、34.3节给出的全加器的设计，包括仿真和硬件测试。实验要 求分别仿真测试底层硬件或门和半加器，最后完成顶层文件全加器的设计和测试， 给出设计原程序，程序分析报告、仿真波形图及其分析报告。 (7)(7) 实验习题：以1 1位二进制全加器为基本元件，用例化语句写出8 8位并行二进制 全加器的顶层文件，并讨论此加法器的电路特性。 5-2.5-2. 时序电路的设计 (1)(1) 实验目的：熟悉QuartusQuartus的VHDLVHDL文本设计过程，学习简单时序电路的设计、 仿真和测试。 (2)(2) 实验内容1 1：根据实验5-15-1的步骤和要求，设计触发器( (使用例4-6)4-6)，给出程

12、序设计、软件编译、仿真分析、硬件测试及详细实验过程。 (3)(3) 实验内容2 2：设计锁存器( (使用例4-14)4-14)，同样给出程序设计、软件编译、仿 真分析、硬件测试及详细实验过程。 (4)(4) 实验内容3 3：只用一个1 1位二进制全加器为基本元件和一些辅助的时序电路， 设计一个8 8位串行二进制全加器，要求： 1 1、能在8-98-9个时钟脉冲后完成8 8位二进制数（加数被加数的输入方式为并行）的 加法运算，电路须考虑进位输入CinCin和进位输出CoutCout； 2 2、给出此电路的时序波形，讨论其功能，并就工作速度与并行加法器进行比较；3 3、在FPGAFPGA中进行实测

13、。对于GW48GW48 EDAEDA实验系统，建议选择电路模式 1 1（附录图3 3），键2 2，键1 1输入8 8位加数；键4 4，键3 3输入8 8位被加数；键8 8作为手动 单步时钟输入；键7 7控制进位输入CinCin；键9 9控制清0 0；数码6 6和数码5 5显示相加和； 发光管D1D1显示溢出进位CoutCout。 4 4、键8 8作为相加起始控制，同时兼任清0 0；工作时钟由clock0clock0自动给出，每当键8 8 发出一次开始相加命令，电路即自动相加，结束后停止工作，并显示相加结果。 就外部端口而言，与纯组合电路8 8位并行加法器相比，此串行加法器仅多出一个19加法起始

14、/ /清0 0控制输入和工作时钟输入端。 提示：此加法器有并/ /串和串/ /并移位寄存器各一。 (5)(5) 实验报告：分析比较实验内容1 1和2 2的仿真和实测结果，说明这两种电路的异 同点。 5-3. 设计含异步清0和同步时钟使能的加法计数器 (1)(1) 实验目的：学习计数器的设计、仿真和硬件测试，进一步熟悉VHDLVHDL设计技术。(2)(2) 实验原理：实验程序为例4-224-22，实验原理参考4.44.4节，设计流程参考本章。 (3)(3) 实验内容1 1：在QuartusQuartus上对例4-224-22进行编辑、编译、综合、适配、仿真。 说明例中各语句的作用，详细描述示例的

15、功能特点，给出其所有信号的时序仿真 波形。 (4)(4) 实验内容2 2：引脚锁定以及硬件下载测试（参考5.25.2节）。引脚锁定后进行编 译、下载和硬件测试实验。将实验过程和实验结果写进实验报告。 (5)(5) 实验内容3 3：使用SignalTapSignalTap IIII对此计数器进行实时测试，流程与要求参 考5.35.3节。 (6)(6) 实验内容4 4：从设计中去除SignalTapSignalTap IIII，要求全程编译后生成用于配置 器件EPCS1EPCS1编程的压缩POFPOF文件，并使用ByteBlasterIIByteBlasterII，通过ASAS模式对实验板上 的E

16、PCS1EPCS1进行编程，最后进行验证。 (7)(7) 实验内容4 4：为此项设计加入一个可用于SignalTapIISignalTapII采样的独立的时钟输入 端（采用时钟选择clock0=12MHzclock0=12MHz，计数器时钟CLKCLK分别选择 256Hz256Hz、16384Hz16384Hz、6MHz6MHz），并进行实时测试。 (8)(8) 思考题：在例4-224-22中是否可以不定义信号CQICQI，而直接用输出端口信号完成 加法运算，即： CQCQ = CQCQ + + 1 1？为什么？ (9)(9) 实验报告：将实验原理、设计过程、编译仿真波形和分析结果、硬件测试实 验结果写进实验报告。 5-4. 用原理图输入法设计8位全加器 (1)(1) 实验目的：熟悉利用QuartusQuartus的原理图输入方法设计简单组合电路，掌握 层次化设计的方