《数字电路课程设计之加减法运算电路设计》由会员分享，可在线阅读，更多相关《数字电路课程设计之加减法运算电路设计（12页珍藏版）》请在金锄头文库上搜索。
1、摘要摘要加减法运算电路设计加减法运算电路设计1 1设计内容及要求设计内容及要求1.设计一个 4 位并行加减法运算电路，输入数为一位十进制数，且作减法运算时被减数要大于或等于减数。2.led 灯组成的七段式数码管显示置入的待运算的两个数，按键控制运算模式，运算完毕，所得结果亦用数码管显示。3.提出至少两种设计实现方案，并优选方案进行设计2.2.结构设计与方案选择结构设计与方案选择2.12.1 电路原理方框图电路原理方框图电路原理方框图如下 图 1-1 二进制加减运算原理框图如图 1-1 所示，第一步置入两个四位二进制数（要求置入的数小于 1010） ，如（1001）2和（0111）2，同时在两个
2、七段译码显示器上显示出对应的十进制数 9 和 7；第二步通过开关选择运算方式加或者减；第三步，若选择加运算方式，所置数送入加法运算电路进行运算，同理若选择减运算方式，则所置数送入减法运算电路运算；第四步，前面所得结果通过另外两个七段译码器显示。即：若选择加法运算方式，则（1001）2+（0111）2=（10000）2 十进制9+7=16置数开关选择运 算方式加法运算 电路减法运算 电路译码显示计算结果显示所置入的两 个一位十进制数并在七段译码显示器上显示 16.若选择减法运算方式，则（1001）2-（0111）2=（00010）2十进制 9-7=2并在七段译码显示器上显示 02.2.22.2
3、加减运算电路方案设计加减运算电路方案设计2.2.12.2.1 加减运算方案一加减运算方案一如图 2-2-1 所示：通过开关 S2S9 接不同的高低电平来控制输入端所置的两个一位十进制数，译码显示器 U13 和 U15 分别显示所置入的两个数。数A 直接置入四位超前进位加法器 74LS283 的 A4A1 端，74LS283 的 B4B1 端接四个 2 输入异或门。四个 2 输入异或门的一输入端同时接到开关 S1 上，另一输入端分别接开关 S6S9，通过开关 S6S9 控制数 B 的输入。当开关 S1 接低电平时，B 与 0 异或的结果为 B，通过加法器 74LS283 完成两个数A 和 B 的
4、相加。当开关 S1 接高电平时，B 与 1 异或的结果为 B 非 ，置入 的数 B 在 74LS283 的输入端为 B 的反码，且 74LS283 的进位信号 C0 为 1，其完成 S=A+B（反码）+1，实际上其计算的结果为 S=A-B 完成减法运算。由于译码显示器只能显示 09，所以当 A+B9 时不能显示，我们在此用另一片芯片 74LS283 完成二进制码与 8421BCD 码的转换，即 S9（1001）时加上6（0110） ，产生的进位信号送入译码器 U10 来显示结果的十位，U11 显示结果的个位。由于减法运算时两个一位十进制数相减不会大于 10，所以不会出现上述情况，用一片芯片 U
5、11 即可显示结果。2.2.22.2.2 加减运算方案二加减运算方案二由两异或门两与门和一或门组成全加器，可实现一位二进制加逻辑运算，四位二进制数并行相加的逻辑运算可采用四个全加器串行进位的方式来实现，将低位的进位输出信号接到高位的进位输入端，四个全加器依次串行连接，并将最低位的进位输入端接逻辑“0” ，就组成了一个可实现四位二进制数并行相加的逻辑电路。通过在全加器电路中再接入两个反相器可组成一个全减器，实现一位二进制减逻辑运算，将来自低位的错位信号端接到向高位借位的信号端，依次连接四个全减器，构成可实现四位二进制数并行进行逻辑减运算的电路。在两组电路置数端接开关控制置数输入加法还是减法运算电
6、路，电路输出端接 LED 灯显示输出结果，输出为五位二进制数。图 2-2-1 加减法运算电路图2.2.32.2.3 两种方案的比较两种方案的比较通过对两种方案的比较，为实现设计要求，首先在不计入数码管所需芯片的情况下，方案二一共需要十二个芯片，电路的连接相当复杂，产生接线错误和导线接触不良的几率大大增加，而且耗费较高；而方案一一共需要七或九个芯片，且其中几个芯片只用到一两个门，相对接线较简单，容易实现。其次，方案二采用串行进位和借位的方式来实现四位逻辑加减运算，任意一位的逻辑运算必须在前一位的运算完成之后才能进行，相较而言运算速度不高；而方案一采用的是超前进位的方式来实现四位逻辑运算的，每位的
7、进位只有加数和被加数决定，而与低位的进位无关，它的运算速度较方案二高出很多。综上所述，方案一较方案二更加优秀，不仅电路简单而且运算速度更快，经综合小组各设计方案，被选为小组共同方案。3 3 单元电路设计、参数计算和器件选择单元电路设计、参数计算和器件选择3.13.1 单元电路设计单元电路设计3.1.13.1.1 减法电路的实现减法电路的实现 图 3-1-1 减法运算电路如图 3-1-1 所示，该电路功能为计算 A-B。若 n 位二进制原码为 N原，则与它相对应的补码为 N补=2n-N原，补码与反码的关系式为 N补=N反+1，A-B=A+B补-2n=A+B反+1-2n因为 B1= B 非，B0=
8、B，所以通过异或门 74LS86 对输入的数 B 求其反+码，并将进位输入端接逻辑 1 以实现加 1，由此求得 B 的补码。加法器相加的结果为：A+B反+1，由于 2n=24=(10000)2,相加结果与相 2n减只能由加法器进位输出信号完成。当进位输出信号为 1 时，它与 2n的差为 0；当进位输出信号为 0 时，它与 2n差值为 1，同时还要发出借位信号。因为设计要求被减数大于或等于减数，所以所得的差值就是 A-B 差的原码，借位信号为 0。3.1.2 译码显示电路译码显示电路一个七段 LED 译码驱动器 74HC4511 和一个七段 LED 数码显示器组成。七段 LED 译码驱动器 74
9、HC4511 的功能表如下在 74HC4511 中，经前面运算电路运算所得的结果输入 74HC4511 的 D3D2D1D0，再译码输出，最后在七段 LED 显示器中显示出来七段 LED 译码驱动器 74HC4511 功能表七段 LED 译码驱动器 74HC4511 功能表续图 3-1-2 译码显示电路3.1.3 加法电路的实现加法电路的实现用两片用两片 4 位全加器位全加器 74LS83 和门电路设计一位和门电路设计一位 8421BCD 码加法器码加法器由于一位 8421BCD 数 A 加一位数 B 有 0 到 18 这十九种结果。而且由于显示的关系当大于 9 的时候要加六转换才能正常显示，
10、所以设计的时候有如下的真值表：COS3S2S1S0Y数的大小842100000000000101000100200011030010004 没有超过 9由表我们可以算出 Y 的表达式00101050011006001110701000080100109010101100101111101100112011011130111011401111115100000161000101710010018需要转换10011019101000201010102110110022101110231100002411001025110101261101112711100128111011291111013011
11、111131无关项由前 16 项有（1）3210321032103210321032103231YS S S SS S S SS S S SS S S SS S S SS S S SS SS S(2)由后 10 项有1OYC由（1） （2）有 Y=CO+S3S2+S3S1由于用与非门比较方便所以我们选用了与非门电路有以下两种选择：(1)443424434244342Y=C +S S +S S =C +S S +S SCS SS S(2)443424434244342Y=C +S S +S S =C +S S +S SCS SS S但是第一种方式简单所以我们选用了第一种方式得到了如下的理论图:图
12、 3-1-3 加法运算电路3.2 元器件选择元器件选择3.2.1 加法电路器件加法电路器件完成加法运算可用器件超前进位加法器 74LS283 或者 4008 来实现。如图 3-1-3 还需用到 2 输入与门 74LS08，3输入或门。16 15 14 13 12 11 10 9 74LS283 1 2 3 4 5 6 7 8 VCC B2 A2 S2 B3 A3 S3 C3 TTL 加法器 74LS283 引脚图 16 15 14 13 12 11 10 9 4008 1 2 3 4 5 6 7 8 VDDB3C3 S3 S2 S1 S0 C0-1 CMOS 加法器 4008 引脚图 A3 B2 A2 B1 A1 B0 A0 VSS S1 B1 A1 S0 B0 A0 C0-1 GND 74LS08 引脚图3.2.2 减法电路器件减法电路器件由于没有直接做减法运算的器件，所以用加上减数的补码来完成减法运算，仍要用到 74LS283 或者 4008，如图 3-1-1，只需在加法器前加上 4个异或门（一片 74LS86）即可。3.2.3 74LS86=1=1=1=1
