先进cmos工艺的技术挑战及其对ic设计的影响

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1、先进先进 CMOS 工艺的技术挑战及其对工艺的技术挑战及其对 IC 设计的影响设计的影响 Cor Claeys, Senior Member, IEEE IMEC Kapeldreef 75, B-3001 Leuven, Belgium 摘要： 根据国际半导体技术蓝图， 在 2016 年，栅长小于 10nm 的器件将量产。为此，半导体工 艺，包括前道和后道工序都面临重大的挑战，其发展取决于技术创新点。以下技术，如光 刻，隔离，叠栅，浅结，器件工程，高 K 和低 K 介质，还有互联技术的应用，都是目前学 术界和工业界研究的热点，并且为克服这些技术难题，全球范围的合作与联合研发势在必 行。新的材

2、料和新的器件结构也成为挑战这些技术壁垒的关键。本文综述了这些能为下一 代或几代工艺提供基本解决方案的技术点，并对这些技给 IC 设计带来难题的技术创新进行 了特别分析。对这些由微电子学跨入纳米电子学的新技术给予了前瞻性的阐述。 1 简介 CMOS 工艺其尺寸不断减小的目的就是为了实现低成本，高性能和多功能的电子应用。根 据摩尔定律，集成电路中晶体管的数目和存贮器的容量每 1.5 到 2 年翻一番，该趋势可从 国际半导体技术蓝图中看到1。该蓝图规划了不同代工艺点的发展，及其将面临的重大技 术挑战。图 1 说明了对于不同应用的工艺点的发展，并且每年该蓝图的更新总是加速了这 些技术点的发展。90nm

3、 工艺按规划将在 2004 年量产，10 年后，35nm 工艺将成为现实， 到 2016 年，9nm 栅长的晶体管将会生产。国际半导体技术蓝图的加速发展提出了一些技术 挑战，从而避免所谓的红砖墙效应，即一些今天无法解决和今后的研发将有高风险的技术 难题。这些发展将伴随着新材料的应用，如高 K 和低 K 介质材料，还有一些非标准的制造 工艺，典型的如干法刻蚀，原子层淀积，电镀，等离子技术还有尖峰退火技术等。前面的光刻工艺发展趋势将是从 248nm 到 193nm 直到 157nm 波长技术；移相掩膜，离轴 曝光，还有光学近似校正等技术能提高分辨率，其应用将会延长光刻技术的寿命，直到 65nm 工

4、艺。从生产厂家的角度看，光刻设备的成本是重要问题。对于 45nm 工艺和更小尺 寸的工艺点，新一代的光刻技术，如 13.5nm 波长的极紫外线光刻，电子束投影光刻，X 射 线光刻技术还有待解决。本文将不再对光刻技术进行专门的阐述，目前光刻技术的问题可 参考 Van Den hove 的文章2。尽管在最近的将来，还没有物理上的或技术上的阻拦，成 本的考虑将是光刻技术应用的最核心。对于不同的工艺点技术，器件的隔离必须优化。这不仅提出了一些技术难题，还对 IC 设 计有重要的影响。因此，LOCOS（局部氧化隔离技术）和 STI(浅槽隔离技术)将会得以简 单的讨论。另一重要的问题就是栅介质的选用。尽管

5、在氮氧化物的引入和过氧化氮氧化物的应用下， 二氧化硅最为栅介质的应用寿命会稍微延长。65nm 及以下工艺必须要求高 K 材料的应用， 如 ZrO2, HfO2, Al2O3, SrTiO3, Ta2O5, TiO2还有硅酸盐。它们的制造和可靠性问题都需要加 以研究。 为使器件实现好的预期效果，器件工程是另一项重要的挑战。许多新的工艺引入应用，为 了控制沟道掺杂的分布，例如， L 形的器件。先进的离子注入技术， （ 如利用 BF2和 In 作为掺杂剂，新的离子注入技术，降低热预算） ，都得以引用来实现超浅结。同时在互联技 术方面，先进的硅化物技术也得以应用。需要广泛研究的一个领域就是后端工艺，工

6、艺步 骤和模型，如低 K 介质，先进的金属化工艺（双大马士革工艺） ，铜金属化和化学机械抛 光工艺都值得关注和研究。在非传统 CMOS 器件领域一些新结构，如垂直结构的晶体管，双栅晶体管，宽禁带晶体管， 还有极薄绝缘栅上硅技术，都得以了广泛的研究。 本文在详细讨论这些即将应用的工艺创新前，将讨论一些有关器件尺寸减小对其性能的影 响方面的基本概念。为了清楚地阐述半导体工艺将会进入多小的尺寸极限，上述主题将会 详细讨论。最终，本文将展望在微电子技术和纳米电子技术领域的技术发展。 2 器件尺寸的减小与其性能的变化 IC 市场的竞争要求集成电路的功能增强，性能提高，而同时降低成本。MPUs(微处理器)

7、 的集成度增加的要求比 DRAM（动态存贮器）更高。但这种急剧的尺寸减小不会永久持续， 并且一些参数会趋于饱和，例如 MPU 的主频，现在是 3GHZ, 但它会受到芯片上互联中的 电磁波传播和使用材料的介电常数等限制。 工作电压的降低对于栅漏电流，PN 结击穿电压和栓所效应有积极的意义。同时它会对晶体 管的饱和漏电流有影响：()OX DSAT EOTeffWIGSTTLVV是栅介质的介电常数，是载流子迁移率，W 是沟道宽度，TEOT是等效栅氧化层厚度，OXLeff是有效沟道长度，VGS是栅电压，VT是阈值电压， 是一常数（1 和 2 之间） 。漏端电 压 VDD 的减小和 VDD/VT比的降低

8、了栅过驱动电压。电子迁移率则会降低，由于沟道长度的降低和表面散射机制占主导。/TEOT比的增加有助于提高驱动电流。其驱动电流的OX输出受栅导通时间的限制，如下：DD pdgate DSATVTCI就是栅电容。按照原来 Dennard 的等电场缩小尺寸规律，沟道长度以常数 K 减小能同gateC样以 K 常数降低其驱动电流和延时。器件尺寸的减小同样要求减小短沟道效应的影响和优 化沟道，源漏区电阻，所以不同尺寸减小的规律得以采用。高性能的器件是技术发展的动 力，其发展实现了延时每年能降低 17%的优良性能。3 最终 CMOS 工艺的技术挑战 3.1 隔离技术 局部氧化隔离技术自从上世界 70 年代

9、应用以来，就一直广泛应用作为最主要的器件隔离技 术。局部氧化隔离技术的优化（如氧化硅和氮化硅的厚度，场氧氛围和温度，多晶硅层的 应用等）能降低鸟嘴效应，同时给设计规则足够的宽裕对 0.35m 工艺。除了鸟嘴效应外， 关注点也落在缺陷的产生上，尤其是衬底由于应力产成的缺陷。多晶硅剥离局部氧化技术 （PELOX）可用于 0.25m 工艺。但是对 0.25m 以下的工艺，唯一满足要求的工艺技术 就是浅槽隔离技术(STI). 局部氧化隔离技术和浅槽隔离技术的区别如下：尽管在沟槽填充后化学机械抛光技术能实现好的平坦化，但仍然会有有抛光转速决定的抛 光垫密度的问题，场区的凹陷问题，还有在有源区的氮化物腐蚀

10、的问题。常用的方法是采 用虚假的有源区替代层，这样在硅片上才能实现均一的平坦化。该方法对数字集成电路很 有效，但对混合信号的电路，由于电容耦合作用和噪声的影响而对电路的性能有严重的降低，特别是在电路设计最后由软件自动生成的虚假有源区替代层。为了克服这个困难，一 种不采用虚假有源区替代层的浅槽隔离技术得到应用，即报道双氮化层概念。其方法就是 在硅片上有一层氮化物保护，除了化学机械抛光时采用一种对氮化物有好的腐蚀选择性的 抛光浆，这样就能有效避免 CMP 造成的凹陷和腐蚀对于隔离区的破坏。 3.2 栅介质 器件尺寸减小对这栅介质有着直接的影响，标准的硅工艺的栅氧化层面临以下难题：(1)厚 度太薄，

11、难以保证工艺的可重复性和均匀性；（2）对于 P 型重掺杂的对晶硅栅，会有 B 能扩散到栅介质中；（3）可靠性降低，特别是在高温工作时；（4）热载流子的影响趋于 严重；（5）遂穿电流以直接遂穿的方式呈几何级数增长；（6）量子力学效应不可避免。 对于 90nm 工艺，等效栅氧化层的厚度为 0.9-1.4nm, 栅介质的漏电流与器件关闭时的漏电 流同等级别而不能忽视，这样会影响器件在关闭时的功率损耗。这样高 K 材料的应用成为 关注点，高 K 材料能以较厚的厚度实现同等情况下的电容：dielectric dielectricOX OXKTTK高 K 材料的选用必须考虑一下因素：CMOS 工艺的热稳定

12、性，与工艺所选其它山材料如多 晶硅，金属栅的工艺兼容性还有生产的收率等问题。对于备用模式的工艺器件，为了保证 比较严格的漏电流要求 1PA/mm, 2005 年将会采用高 K 材料。以后这些将会在高性能的芯 片中用到。 最初的提高栅介质介电常数的方法是采用氮氧化物（NO） ，或氮化物的再氧化(RNO)， 氮化的氧化硅能提高离子扩散的势垒，提高介电常数，能提高器件可靠性。但是氮化的氧 化硅其介电常数相对于氧化硅来说仍然有限，为了实现足够的栅电容，其厚度还是较薄。 通常，栅介质的漏电流是以直接遂穿的方式，其漏电流大小随着介质中的氧含量增加而增 加对于一定的等效栅氧化层厚度。另一个重要问题就是氮氧化

13、物的低频噪声问题，如图 3 所示，归一化的噪声频谱密度是其等效栅氧化层厚度的平方的函数对于三代工艺的 CMOS 器件。只是对于 0.18um 工艺的 CMOS, NO 引入使用，导致 PMOS 的噪声性能变差。氮氧 化物的再氧化会提高器件的噪声性能，因为再氧化使氮离子离界面层较远。它的噪声性能 决定于氮在栅介质中的浓度和其在栅介质中峰值的分布。 使用以下高 K 材料的可能性得到极大关注，如 Sc2O3(K10), Ta2O5(K=25), TiO2(K=60), 和 BST(K=300), 尽管目前还不清楚何种高 K 材料将会真正应用于栅介质，但 HfO2, TiO2/Si3N4, La2O3

14、 的性能从目前的研究结果看，比较有潜力。不同的高 K 材料相对于 SiO2 的漏电流的结果如图 4 所示。其中 HfO2相对于 Zr2O5有好的热稳定性，并且掺杂少量的硅 和铝会对其再结晶化有好的抑制效果。对于高 K 材料来说，与衬底硅和多晶硅栅获得好的 界面非常重要。通常是先生成一层 SiO2界面，再淀积其它介质，但这样会牺牲介电常数。 与栅的界面将是一个很大的技术难题，即使在使用了金属栅以后。 减小有效栅介质厚度将会因为多晶硅的耗尽区增加电容。因此，金属栅与高 K 栅介质 的集成应用成为现在研究的重点。作为栅的金属必须要求有适合的功函数，并且要有热稳 定性，不会氧化退化或改变晶相。 需要牢

15、记的是在采用重金属的氧化物或硅酸盐， 如 HfO2, ZrO2, HfSiO2和 HfSiO4，作 为栅介质时要力保金属不会扩散到硅中而降低器件的电学性能。特别是 Zr,Hf 有较高的扩 散系数，会进入硅中，在禁带中带来各种陷阱能级。 在使用了高 K 材料后，栅介质对低频噪声性能的影响成为研究的要点。至今只有很有 限的研究结果关于这些材料的 1/f 噪声，从这些结果看，HfO2和 La2O3最具有竞争力。图 5 即 HfO2的 1/f 噪声性能。根据低频噪声性能，可以推断体硅界面有很高的缺陷密度，目前，已能发现它的陷阱浓度是使用 SiO2作为栅介质的 50 倍，因而有高的噪音。 3.3 器件工

16、程 器件尺寸的减小包括横向和纵向的，给器件工程提出了较大的技术挑战：如浅结，沟 道离子浓度分布和控制，间隔区，源漏延伸等。 离子注入及离子浓度分布的控制需要对整个工艺的热预算有好的控制，同时不能牺牲 对注入离子的激活和不能引入离子注入造成的损伤。多种优化的快速退火处理目前在研究 和发展中。决定于离子分布的梯度和掺杂类型，离子浓度分布会由于瞬间增强扩散而退化 除了在工艺处理中造成的有负作用的缺陷。由于瞬间增强扩散受离子注入损伤造成的间隙 影响，控制缺陷的工程引入来降低这些影响。低能量的离子注入会加剧瞬间增强扩散效应， 减小激活的离子。原子层级的离子注入是获得低于 20nm 结深的有效方法。 硅化物工艺对结深和结漏电流有着重要影响。对于低于 65nm 的工艺，NiSi 将是代替 CoSi2的最佳选择。对硅化物工艺的选择必须考虑串联电阻，热稳定性，结漏电流，收率和 可行的工艺窗口等问题。优化的镍硅工艺能得到和 CoSi2一样的电阻率，但它的热预算更 低，并且要求硅化物更窄的线条。 重掺杂浅结的实现可以通过低能量的离子注入，等离子注入和选择性外延