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1、0. 25um CMOS Flicker Noise 量測測試晶片設計量測測試晶片設計0.25um CMOS Flicker Noise Measurement Test-key Design 指導教授：徐碩鴻博士 清華大學電子研究所助理教授 TEL：03-5715131 ext 1278 E-mail: shhsuee.nthu.edu.tw 設計者：詹智元 清華大學電子所研究生 TEL：03-5715131 ext 4164 E-mail: d929004oz.nthu.edu.tw一、相關研究發展現況一、相關研究發展現況 由於金氧半場效電晶體製作技術 與元件設計能力的提升，使的元件尺 寸
2、順利推向奈米大小，為有效改善設 計者快速而精準之設計，近幾年來各 式各樣元件件模型相繼被發表修正。 但是對於可用的低頻雜訊之模型卻仍 然相當缺乏。雜訊乃是隨機出現之訊 號，欲建立雜訊模型端仰賴精準及有 效的量測與部分經驗法則加以判斷量 測結果正確與否。在這次的測試晶片 設計當中我們主要將焦點擺在低頻雜 訊量測上。根據典型的 McWhorter 理論元件 中的雜訊主要是因為電子在材料中被 缺陷（defect）或是空能階 （state）捕捉及釋放過程所致。當 元件尺寸縮小氧化層中單位面積所存 在的缺陷也隨之上升使的雜訊問題在 短通道元件有越來越嚴重的趨勢（圖 一） 。然而經由特殊結構設計，我們 希
3、望進一步研究基底效應（Body effect）對低頻雜訊的影響8。二、研究動機與目的二、研究動機與目的雜訊限制了最小訊號所能運作的 範圍，對設計者而言在設計電路時總 是會不斷的遭遇到雜訊所引發的功率 散逸、速度受限以及線性度的問題。 圖一、雜訊與通道長度關係圖圖一、雜訊與通道長度關係圖然而目前在雜訊方面的模型 TSMC 0.25um CMOS Process 並無法提供充 分而準確雜訊模型供設計者進行模擬。 特別在高頻電路設計諸如壓控振盪器 （VCO）之許多討論研究中，指出 VCO 中造成輸出的頻譜會展開的主因是來 自於雜訊對相位造成調變所產生的結 果。其中又以尾部電流源 (Tail Curr
4、ent) 的閃爍雜訊造成的影響最 大。基於此因所以我們決定設計測試 晶片進行低頻雜訊相關研究及量測。除此之外元件的基底對高頻特性 的影響也是年來相當熱門的議題，經 由適當的 layout 設計將基底端獨立 出來給予偏壓，量測雜訊值三、元件結構以及等效模型簡介三、元件結構以及等效模型簡介 圖二是金氧半電晶體 Spice 雜訊模型，其中主要包含兩項第一項為2 di2238effoxa D fm DLCfIkfkTgif 熱雜訊（Thermal noise）第二項為 flicker noise 所造成，讓我們把焦 點放在第二項，可以明顯得知低頻雜 訊和元件通道長度及偏壓有絕對的關 係，經由設計不同大
5、小測試元件可以 量測出熱和 flicker noise 所引發的 影響。圖三為測試元件結構，我們將 基底端單獨拉線出來接偏壓。圖四為 元件量測規劃。GateBadyDrainSourcerdidirsiBSCBDCBSgBDgGDCGSCGBCgsmGSVgbsmBSVgdrdsGsr圖二、圖二、SpiceSpice 雜訊等效模型雜訊等效模型圖三、測試元件結構圖三、測試元件結構 layoutlayoutS So ou ur rc ce eS So ou ur rc ce eD Dr ra ai in nB Ba ad dy yG Ga at te eB Ba ad dy y圖四、元件量測佈局圖
6、四、元件量測佈局四、設計及研究流程規劃四、設計及研究流程規劃 （a）模擬元件趨勢 首先我們引用 TSMC 0.25um CMOS 模型以 ADS 模擬不同規格大小的元件並找出適當和之元件。maxfTf（b）比較分析模擬結果根據所分析的元件與已量測過 (TSMC)比較趨勢是否正確,決定是否 修改模擬元件大小或是 finger 數。 閘極數目以及幾何形狀也會引發不同 程度之 flicker noise9。 （c）定義送件之元件並佈局 確定所需送件之元件並進行佈局 及 Design Rule Check。經文獻得知 不同的 pad 及佈局亦會影響雜訊大小， 在此並不多加討論7。 （d）量測分析 將送
7、件回來後的晶片利用雜訊分 析儀進行雜訊量測，並操作元件在特 定電流以及電壓觀察其雜訊大小。 （e）資料整理將量測資料做系統化處理以利往 後保存供電路設計者準確雜訊資料使 用。五、模擬結果五、模擬結果使用 ADS 模擬軟體附以貴中心所 提供之 TSMC 0.25 CMOS 元件模型進 行低頻雜訊模擬，在不同的閘極數目 下頻率 100Hz 模擬結果約略有 10-16瓦 左右的大小。如圖五所示。W/L/N=5/0.24/161E21E31E41E11E51E-171E-161E-151E-183E-15freq, HzNoise（a a）W/L/N=5/0.24/321E21E31E41E11E51
8、E-171E-161E-151E-184E-15freq, HzNoise（b b）W/L/N=10/0.24/161E21E31E41E11E51E-171E-161E-151E-184E-15freq, HzNoise（c c）W/L/N=10/0.24/321E21E31E41E11E51E-171E-161E-151E-188E-15freq, HzNoise（d d）圖五、圖五、 （a a） （b b） （c c）及（）及（d d）為在不同閘極數目和寬度之）為在不同閘極數目和寬度之下的雜訊模擬下的雜訊模擬六、預計元件趨勢六、預計元件趨勢 當施予基底不同偏壓由於基底效 應的影響，使的元
9、件之雜訊變大。圖 六為以模擬軟體在不同基底電壓時的 預估情形。在較小尺寸的元件雜訊更 是明顯增加。W/L/N=10/0.24/16 Vsub=01V per 0.25V1E21E31E41E11E51E-171E-161E-151E-185E-15freq, HzNoise（a a）W/L/N=10/0.24/32 Vsub=01V per 0.25V1E21E31E41E11E51E-171E-161E-151E-141E-182E-14freq, HzNoise（b b）圖六、圖六、 （a a）與（）與（b b）分別為閘極數）分別為閘極數 1616 和和 3232 時不同基底偏時不同基底偏
10、壓的雜訊模擬壓的雜訊模擬七、量測結果七、量測結果圖七、圖七、0.250.25 NMOSNMOS RFRF N Nf f=8=8 在不同汲極電流大小時的雜訊在不同汲極電流大小時的雜訊圖八、圖八、0.250.25 NMOSNMOS RFRF N Nf f=16=16 在不同汲極電流大小時的雜在不同汲極電流大小時的雜訊訊圖九、圖九、0.250.25 NMOSNMOS RFRF N Nf f=32=32 在不同汲極電流大小時的雜在不同汲極電流大小時的雜訊訊圖十、圖十、W/L=10/0.25W/L=10/0.25 NMOSNMOS RFRF N Nf f=16=16 在不同汲極電流大小在不同汲極電流大小
11、時的雜訊時的雜訊八、結論八、結論上述內容當中 TSMC 0.25um NMOS flicker noise 已經被模擬及量測， 圖七到圖十分別秀出不同大小元件在 固定相同汲極電壓改變不同電流大小 時的雜訊大小，明顯的當 IDrain越大 時雜訊也隨之上升，並且量測數值也相當接近 1/f 的理論趨勢。量測的過 程當中有許多問題需要特別注意，探 針本身可以視為一相當大的電感元件， 然而給定偏壓的迴路就如同是一迴授 路徑，這些寄生的迴受路徑相當容易 造成元件不穩定影響量測的準確性， 特別是在大尺寸、高增益抑或大電流 操作的元件最容易發生震盪，故量測 過程當中必須截斷這些擾人的迴授路 徑方能確保量測數
12、據的準確性。解決 方法可以在量測端加入 Bias-T 來阻 斷迴授路徑。在探針選取以及 Pad 設 計考量上須均以標準高頻量測方式為 主，方可取得的數值幾乎為元件雜訊 並且具有良好再現性和穩定的訊號。 DC 的探針在大約 10KHz100KHz 之後 漸漸會開始出現訊號不穩甚至震盪的 情況。此外實驗過程中我們也發現 RF Pad 和一般 Pad 對於雜訊量測結果會 有相當程度的影響。DC Pad 的雜訊在 頻率大約 1KHz100KHz 的範圍較大且 訊號較不穩定，關於這點並沒有實際 的理論或是證據可以詳細解釋，但是 在文獻7中曾經設計底部多墊一層 接地可以有效降低雜訊指數(Noise Fig
13、ure)，因此我們懷疑有部分的 flicker noise 也可能來自於 pad 本 身的電容或基底耦合。另外基底對雜訊的影響，如圖六 所示當元件操作在飽和區時基底電壓 對於低頻雜訊的影響並不明顯。在文 獻8中曾提到在尺寸較小的元件操 作在次臨界區域時將會隨著基底和源 極接面電壓逐漸順偏而降低。九、參考文獻九、參考文獻1 P. R. Gray and R. G. Meyer, Analysis and Design of Analog Integrated Circuit, 4th ed. New York: Wiley,2001, pp748pp807. 2 Behzad Razavi, D
14、esign of Analog CMOS Integrated Circuits, McGRAW- Hill,July,2000.3 Alfred Blaum, Olivier Pilloud, Giacomo Scalea,”A New Robust On-Wafer 1/f Noise Measurement and Characterization System” 4 Derived from a flicker- noise measurement system at infineon Technologies Munich, Germany. 5 Z. Celik-Butler, P
15、. Vasina, “Channel length scaling of 1/f noise in 0.18um technology MDD n-MOSFETs”, Solid State Electronics,vol（43）,pp.1695-1707,1999. 6 P. Antognetti and G. Massobrio. Semiconductor Device with SPICE, New York:McGraw-Hill, 1988. 7 Cheon Soo Kim, Jung-Woo Park, Hyun Kyu Yu, “Gate Layout and Bounding
16、 Pad Structure of a RF n-MOSFET for Low Noise Performance”, IEEE, Electron Device Letters, VOL.21, NO. 12, December 2000. 8 Namkyu Park and Kenneth K. O, “Body Bias Dependence of 1/f Noise in NMOS Transistors from Deep-Subthreshold to Strong Inversion”, IEEE Trans Electron Devices, VOL. 48, NO. 5, MAY 2001.9 E. Morifuji, H. S. Momose, T. Ohguro, “Future perspective and scaling down
