《实验 5.5 SDRAM 读写测试实验》由会员分享，可在线阅读，更多相关《实验 5.5 SDRAM 读写测试实验（11页珍藏版）》请在金锄头文库上搜索。
1、实验 5.5 SDRAM 读写测试实验实验说明该实验主要完成对 SDRAM 读写的测试。主要讲解如何使用 SDRAM，由于 DE2-115 上的 SDRAM 是两片，所以比使用 Flash 稍微复杂一点点。通过本实验，读者应该了解不同器件对时钟的需 求不同，并学会如何创建新的时钟。两片 SDRAM 的用法可以是统一使 用，即只建立一个 SOPC 的 SDRAM 模块，数据宽 32 位，也可以分开使用，即建立两个 SOPC 的模块，数据宽度 16 位。本例 是读写测试，使用前一种用法。实验步骤5.5.1建立 Quartus 工程1.建立一个新的工程 SDRAMTest。 2.重新设置编译输出目录
2、为./ SDRAMTest/release5.5.2建立 SOPC 系统3.打开 SOPC Builder，建立一个名为 SDRAMTest_System 的 SOPC 系统，并指定 VHDL 为描述系统的语言。 4.在系统上添加 On-Chip Memory。大小设置 20k。 5.添加 Nios II Processor。依旧选择 S 型。 6.添加左侧的 Memories and Memory Controllers-SDRAM-SDRAM Controller：图 5-61 SDRAM Controller 设置第一页配置第一页中，presets 选择 Custom，Data Widt
3、h 选择 32，Chip Select 选 1，Bank4， Row 选 13，Column 选10，确认 Memories size=128MB。第二页中，Issue one refresh command every 填 15.625us，Delay after powerup，before initialization 填 100us，Access time(t_ac): 6ns。如图 5-61 与图 5-62。图 5-62 SDRAM Controller 设置第二页注意：这两页的配置数据出自友晶 DE2-115 的光盘上的样例 7.如此再添加一块 SDRAM，分别命名为 sdram。
4、 8.添加 jtag_uart，这个系统的输出连到 Nios II IDE 的 Console，需要 jtag_uart 支持。9.添加 pll，在左侧 PLL-PLL，在弹出的窗口中选择 Launch Alteras ALTPLL MegaWizard，如图 5-63。图 5-63PLL 设置第一页第 4 页10. 弹出窗口如图 5-64 所示，单击 next 按钮。图 5-64ALTPLL 设置第一页11. 如图 5-65 所示，继续执行 next 按钮。图 5-65ALTPLL 设置第二页第 5 页5. 如图 5-66 所示，继续执行 next。图 5-66ALTPLL 设置第三页13.
5、 来到第一个输出时钟的设置，倍频选 2，即给系统时钟 100MHz，如图 5-67。第二 输出时 钟设为一个负 65 度相位的 100MHz 时钟，给 SDRAM，如图 5-68。图 5-67ALTPLL 设置第四页第 6 页图 5-68ALTPLL 设置第五页14. 之后一路执行 next，直到 MegaWizard finish，回到 PLL 添加页面。如图 5-69 所示， 单击 Finish。图 5-69ALTPLL 设置第五页第 7 页15. 回到 SOPC 系统视图，在右上方时钟视图中右击对应时钟信号选择 Rename 修改时 钟名字，clk 改为 clk_50，pll.c0 改为
6、 pll.c0_system，pll.c1 改为 pll.c1_memory，并将除 pll 外各器件的时钟用下拉框选择系统时钟，如图 5-70.图 5-70ALTPLL 设置第五页16. System Auto-Assign Address 分配地址，generate 生成系统。5.5.3完成顶层实体17. 添加代码到 SDRAMTest.vhd。 第 8 页18. 分配引脚clkInputPIN_Y2 2 rstInputPIN_M23 za_ba1OutputPIN_R4 2 za_ba0OutputPIN_U7 2 zs_addr12OutputPIN_Y7 2 zs_addr11Ou
7、tputPIN_AA5 zs_addr10OutputPIN_R5 2 zs_addr9OutputPIN_Y6 2 zs_addr8OutputPIN_Y5 2 zs_addr7OutputPIN_AA7 zs_addr6OutputPIN_W7 zs_addr5OutputPIN_W8 zs_addr4OutputPIN_V5 2第 9 页zs_addr3OutputPIN_P11 zs_addr2OutputPIN_U8 2 zs_addr1OutputPIN_V8 2 zs_addr0OutputPIN_R6 2 zs_cas_n OutputPIN_V7 2 zs_ckeOutput
8、PIN_AA6 zs_clkOutputPIN_AE5 zs_cs_nOutputPIN_T4 2 zs_data31BidirPIN_U1 2 zs_data30BidirPIN_U4 2 zs_data29BidirPIN_T3 2 zs_data28BidirPIN_R3 2 zs_data27BidirPIN_R2 2 zs_data26BidirPIN_R1 2 zs_data25BidirPIN_R7 2 zs_data24BidirPIN_U5 2 zs_data23BidirPIN_L7 1 zs_data22BidirPIN_M7 zs_data21BidirPIN_M4 z
9、s_data20BidirPIN_N4 1 zs_data19BidirPIN_N3 1 zs_data18BidirPIN_P21 zs_data17BidirPIN_L8 1 zs_data16BidirPIN_M8 zs_data15BidirPIN_AC2 zs_data14BidirPIN_AB3 zs_data13BidirPIN_AC1 zs_data12BidirPIN_AB2 zs_data11BidirPIN_AA3 zs_data10BidirPIN_AB1 zs_data9BidirPIN_Y4 2 zs_data8BidirPIN_Y3 2 zs_data7Bidir
10、PIN_U3 2 zs_data6BidirPIN_V1 2 zs_data5BidirPIN_V2 2 zs_data4BidirPIN_V3 2 zs_data3BidirPIN_W1 zs_data2BidirPIN_V4 2 zs_data1BidirPIN_W2 zs_data0BidirPIN_W3 zs_dqm3OutputPIN_N8 1 zs_dqm2OutputPIN_K8 1 zs_dqm1OutputPIN_W4 zs_dqm0OutputPIN_U2 2 zs_ras_nOutputPIN_U6 2 zs_we_nOutputPIN_V6 219. 编译下载5.5.4
11、软件设计20. 打开 Nios II IDE 进行软件设计。将工作空间切换到./SDRAMTest /software。21. 新建空白工程，添加以下 C 代码到 main.c。第 10 页#include “stdio.h“#include “system.h“#include “altera_avalon_pio_regs.h“#include “alt_types.h“int main( )short *sdram=(short*)SDRAM_BASE;int i;int right;short temp;printf(“testing sdram. n“);for (i=0;i0x10
12、00000;i+)*(sdram+i)=0x55aa;right=1;for(i=0;i0x1000000;i+)temp=*(sdram+i);if (temp!=0x55aa)right=0;printf(“sdram test failed at %d“，i); break;if (right)printf(“sdram test ok!n“);return 0;22. 配置编译器参数为 -Os 。23. 置 System Library Properties，去掉 Support C+，勾上 Small C library，确认 右边使用的是 onchip_mem，没有使用两块 SDRAM，输入输出使用 jtag_uart，如图 5-71 所 示。第 11 页5-71System Library 配置24. 编译工程并运行之，结果正确。参看图 5-72。图 5-72100MHz 下的测试结果25. 如图 5-73 所示。如果没有按照前文中指示的那样，修改时钟为 100MHz，而 使用 默认的 50MHz，则会出现下面这种情况：图 5-7350MHz 下的测试结果 这主要是器件切换的时延和 CPU 指令执行的时延不匹配造成的。
