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1、新疆大学信息科学与工程学院EDA 课程设计报告VHDL 语言的秒表设计课程名称： EDA 技术 院 系： 信息工程与技术学院 专业班级： 学生姓名： 学 号： 指导老师： 完成时间： 2010 年 12 月 14 日 新疆大学信息科学与工程学院QuartusQuartus解释与解释与基本使用方法基本使用方法Altera公司 的 QuartusII 提供了完整的多平台设 计环境，满足各种特定设计的需要，是单芯片可编 程系统（SOPC）设计的综合性环境和 SOPC 开发 的基本设计工具，并为 Atera DSP 开发包进行系统 模型设计提供了集成综合环境。QuartusII 设计环境 完全支持 V
2、HDL 、Verilog 的设计流程，其内部嵌 有 VHDL 、Verilog 逻辑综合器。QuartusII 也具备 仿真功能，此 外，与 MATLAB 和 DSP Bu ilder 结合，可以进行基于 FPGA 的 DSP 系统开 发，是 DSP 硬件系统实现的关键 EDA 工具。 QuartusQuartus软件设计特点软件设计特点Alter 公司的 Quartus 开发软件支持 VHDL 和 Verilog HDL 硬件描述语言的设计输入，基于图形的设计输入方式和集成系统级设计工具，它可以把设计、综合、布局布线、系统验证全部都集成一个无缝的开发环境中，其中还包括与第三方 EDA 工具的
3、高效接口。其设计特点主要有以下几点：（1）基于模块的设计方法（2）更快的集成 IP（3）在设计周期的早期对 I/O 管脚进行分配和确认（4）拥有存储器编译器（5）支持 FPGA、CPLD 以及基于 HardCopy 的 ASIC 设计（6）使用全新的命令行和脚本功能的自动化设计流程（7）Altera 公司提供高级帮助教程帮助设计者了解 Quartus 软件的功能特性。QuartusQuartus软件的设计流程图软件的设计流程图Quartus软件的设计流程图新疆大学信息科学与工程学院EDA 简介简介EDA 是指以计算机为工作平台，融合了应用电子技术、计算机技术、智能化技术的最新成果而开发出的电子
4、 CAD 通用软件包，它根据硬件描述语言HDL 完成的设计文件，自动完成逻辑编译、化简、分割、综合、优化、布局布线及仿真，直至完成对于特定目标芯片的适配编译、逻辑映射和编程下载等工作。目前 EDA 主要辅助进行三个方面的设计工作：IC 设计、电子电路设计和PCB 设计。没有 EDA 技术的支持，想要完成超大规模集成电路的设计制造是不可想象的；反过来，生产制造技术的不断进步又必将对 EDA 技术提出新的要求。VHDL简介简介VHDL 语言是一种用于电路设计的高级语言。它在 80 年代的后期出现。最 初是由美国国防部开发出来供美军用来提高设计的可靠性和缩减开发周期的一 种使用范围较小的设计语言 。
5、但是，由于它在一定程度上满足了当时的设计需 求，于是他在 1987 年成为 A I/IEEE 的标准（IEEE STD 1076-1987）。1993 年 更进一步修订，变得更加完备，成为 A I/IEEE 的 A I/IEEE STD 1076-1993 标准。 目前，大多数的 CAD 厂商出品的 EDA 软件都兼容了这种标准。自 IEEE 公布 了 VHDL 的标准版本，IEEE-1076（简称 87 版)之后，各 EDA 公司相继推出了 自己的 VHDL 设计环境，或宣布自己的设计工具可以和 VHDL 接口。此后 VHDL 在电子设计领域得到了广泛的接受，并逐步取代了原有的非标准的硬件
6、描述语言。VHDL 语言的特点语言的特点VHDL 的程序结构特点是将一项工程设计，关于用 VHDL 和原理图输入进 行 CPLD/FPGA 设计的粗略比较：在设计中，如果采用原理图输入的设计方式 是比较直观的。你要设计的是什么，你就直接从库中调出来用就行了。这样比 较符合人们的习惯。在对一个设计实体定义了外部界面后，一旦其内部开发完 成后，其他的设计就可以直接调用这个实体。这种将设计实体分成内外部分的 概念是 VHDL 系统设计的基本点。应用 VHDL 进行工程设计的优点是如下: （1）与其他的硬件描述语言相比，VHDL 具有更强的行为描述能力，从而 决定了他成为系统设计领域最佳的硬件描述语言
7、。强大的行为描述能力是避开 具体的器件结构，从逻辑行为上描述和设计大规模电子系统的重要保证。 （2）VHDL 丰富的仿真语句和库函数，使得在任何大系统的设计早期就能 查验设计系统的功能可行性，随时可对设计进行仿真模拟。 （3）VHDL 语句的行为描述能力和程序结构决定了他具有支持大规模设计 的分解和已有设计的再利用功能。符合市场需求的大规模系统高效，高速的完 成必须有多人甚至多个代发组共同并行工作才能实现。 （4）对于用 VHDL 完成的一个确定的设计，可以利用 EDA 工具进行逻 辑综合和优化，并自动的把 VHDL 描述设计转变成门级网表。 （5）VHDL 对设计的描述具有相对独立性，设计者
8、可以不懂硬件的结构，新疆大学信息科学与工程学院也不必管理最终设计实现的目标器件是什么，而进行独立的设计。2.VHDL 语言输入法语言输入法建立文件: 单击“File”菜单下的“New”命令或者使用快捷键 Ctrl+N，在弹出“New”对话框如所示:VHDL 的设计流程的设计流程VHDL 的设计流程,它主要包括以下几个步骤：1. 文本编辑: 用任何文本编辑器都可以进行，也可以用专用的 HDL 编辑环境。2. 功能仿真: 将文件调入 HDL 仿真软件进行功能仿真，检查逻辑功能是否正确。3. 逻辑综合: 将源文件调入逻辑综合软件进行综合，即把语言综合成最简的布 尔表达式。 4. 时序仿真: 需要利用
9、在布局布线中获得的精确参数，用仿真软件验证电路的 时序。 5. 器件编程: 对使用的元件可以进行编程。新疆大学信息科学与工程学院秒表设计秒表设计一、设计实验目的一、设计实验目的在 QuartusII 软件平台上，熟练运用 VHDL 语言，完成数字时钟设计的软件 编程、编译、综合、仿真，使用 EDA 实验箱，实现数字秒表的硬件功能。二、设计实验说明及要求二、设计实验说明及要求1、数字秒表主要由：分频器、扫描显示译码器、一百进制计数器、六十进 制计数器（或十进制计数器与 6 进制计数器）、十二进制计数器（或二十四进 制计数器）电路组成。在整个秒表中最关键的是如何获得一个精确的 100HZ计 时脉冲
10、，除此之外，数字秒表需有清零控制端，以及启动控制端、保持保持， 以便数字时钟能随意停止及启动。 2、数字秒表显示由时（12 或 24 进制任选）、分（60 进制）、秒（60 进 制）、百分之一秒（一百进制）组成，利用扫描显示译码电路在八个数码管显 示。 3、能够完成清零、启动、保持（可以使用键盘或拨码开关置数）功能。 4、时、分、秒、百分之一秒显示准确。三、数字时钟组成及功能三、数字时钟组成及功能1、分频率器：用来产生 100HZ计时脉冲； 2、十二或二十四进制计数器：对时进行计数 3、六十进制计数器：对分和秒进行计数； 4、六进制计数器：分别对秒十位和分十位进行计数； 5、十进制计数器：分别
11、对秒个位和分个位进行计数； 6、扫描显示译码器：完成对 7 字段数码管显示的控制；四、系统硬件要求四、系统硬件要求1、时钟信号为 10MHz； 2、FPGA 芯片型号 EPM7128LC8415、EP1K30TC1443 或 EP1K100QC208 3（根据实验箱上 FPGA 芯片具体选择）； 3、8 个 7 段扫描共阴级数码显示管； 4、按键开关（清零、启动、保持，暂停）；五、设计内容及步骤五、设计内容及步骤1、根据电路持点，用层次设计概念。将此设计任务分成若干模块，规定每 一模块的功能和各模块之间的接口，同时加深层次化设计概念； 2、软件的元件管理深层含义，以及模块元件之间的连接概念，对
12、于不同目 录下的同一设计，如何熔合； 3、适配划分前后的仿真内容有何不同概念，仿真信号对象有何不同，有更新疆大学信息科学与工程学院深一步了解。熟悉了 CPLD/FPGA 设计的调试过程中手段的多样化； 4、按适配划分后的管脚定位，同相关功能块硬件电路接口连线； 5、所有模块尽量采用 VHDL 语言设计。六、硬件实现六、硬件实现将时序仿真正确的文件下载到实验箱中的 EPM7128LC84 15、EP1K30TC1443 或 EP1K100QC2083 中，通过合适的管脚分配，将相应的 管脚连接起来，验证设计是否完成设计要求；七七 、数字秒表的电路逻辑图数字秒表的电路逻辑图数字秒表的电路逻辑图八八
13、、设计的具体实现过程设计的具体实现过程1.启动 Quartus软件新疆大学信息科学与工程学院图(1)进入菜单 File new project wizard 按 next 按钮就打开输入文件夹与实体名的窗口；按 next 就打开输入 flie name 的窗口； 按 next 就打开选择芯片的窗口 ；注意选择本实验箱用的芯片的对应值； 重复按 next，最后按 finish 按钮就完成；新疆大学信息科学与工程学院进入菜单 File new 就选择 VHDL File；- 打开下面的输入程序的窗口；2. 运行的程序如下：运行的程序如下：LIBRARY IEEE;USE IEEE.STD_LOGI
14、C_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY MIAOBIAO ISPORT (CLK,CLK1,STA,POS,STO,RST: IN STD_LOGIC;CQ1,CQ2,CQ3,CQ4,CQ5,CQ6 : OUT STD_LOGIC_VECTOR(3 DOWNTO 0);CLK2:OUT STD_LOGIC);END MIAOBIAO;ARCHITECTURE BEHAV OF MIAOBIAO IS新疆大学信息科学与工程学院BEGINPROCESS(CLK) -由频率为 3MHz 的时钟产生频率为 100Hz 的时钟VARIABLE
15、NUM:INTEGER RANGE 0 TO 3600;-定义计数器VARIABLE Q:STD_LOGIC;BEGINIF CLKEVENT AND CLK=1 THENIF NUM=3600 THEN NUM:=0;Q:=NOT Q;-计数器每计数 3600，时钟改变电平-值ELSE NUM:=NUM+1;END IF;END IF;CLK20);CQI2:=(OTHERS=0);CQI3:=(OTHERS=0);CQI4:=(OTHERS=0);CQI5:=(OTHERS=0);CQI6:=(OTHERS=0);ELSIF CLK1EVENT AND CLK1=1 THENIF STA=1 THENIF RST=0 THENIF POS=0 THENIF CQI1=“1001“ THEN CQI1:=(OTHERS = 0);-百分秒位满十进-位IF CQI2=“1001“ THEN CQI2:=(OTHERS = 0); -十分秒位满十进-位IF CQI3=“1001“ THEN CQI3:=(OTHERS = 0); -秒位满十进位IF CQI4=“0101“ THEN CQI4:=(OTHERS = 0); -十秒位满六进位 IF CQI5=“1001“ THEN CQI5:=(OTHERS = 0)
