《简述ＨＤＬ的现状与发展》由会员分享，可在线阅读，更多相关《简述ＨＤＬ的现状与发展（4页珍藏版）》请在金锄头文库上搜索。
1、1简述的现状与发展论文关键词：ASIC 硬件描述语言 芯片系统 论文摘要：从数字系统设计的性质出发，结合目前迅速发展的芯片系统，比较、研究各种硬件描述语言；详细阐述各种语言的发展历史、体系结构和设计方法；探讨未来硬件描述语言的发展趋势，同时针对国内 EDA 基础薄弱的现状，在硬件描述语言方面作了一些有益的思考。 现在，随着系统级 FPGA 以及系统芯片的出现。软硬件协调设计和系统设计变得越来越重要。传统意义上的硬件设计越来越倾向于与系统设计和软件设计结合。硬件描述语言为适应新的情况，迅速发展，出现了很多新的硬件描述语言，像Superlog、SystemC、cynlib c+等等。究交选择哪种语
2、言进行设计，整个业界正在进行激烈的讨论。因此，完全有必要在这方面作一些比较研究，为 EDA 设计做一些有意义的工作，也为发展我们未来的芯片设计技术打好基础。 1、目前 HDL 发展状况 目前，硬件描述语言可谓是百花齐放，有VHDL、Superlog、Verilog、SystemC、Cynlib C+、C Level 等等。虽然各种语言各有所长，但业界对到底使用哪一种语言进行设计，却莫衷一是，难有定论。 而比较一致的意见是，HDL 和 C/C+语言在设计流程中实现级和系统级都具有各自的用武之地。问题出现在系统级和实现级相连接的地方：什么时候将使用中的一种语言停下来，而开始使用另外一种语言?或者干
3、脆就直接使用一种语言?现在看来得出结论仍为时过早。 2在 2001 年举行的国际 HDL 会议上，与会者就使用何种设计语言展开了生动、激烈的辩论。各方人士各持己见：为 Verilog 辩护者认为，开发一种新的设计语言是一种浪费；为 SystemC 辩护者认为，系统级芯片 SoC 快速增长的复杂性需要新的设计方法；C 语言的赞扬者认为，Verilog 是硬件设计的汇编语言，而编程的标准很快就会是高级语言，Cynlib c+是最佳的选择，它速度快、代码精简；Supedog的捍卫者认为，Superlog 是 Verilog 的扩展，可以在整个设计流程中仅提供一种语言和一个仿真器，与现有的方法兼容，是
4、一种进化，而不是一场革命。 当然，以上所有的讨论都没有提及模拟设计。如果想设计带有模拟电路的芯片，硬件描述语言必须有模拟扩展部分，像 Verilog HDLA，既要求能够描述门级开关级，又要求具有描述物理特性的能力。 2、几种代表性的 HDL 语言 21 VHDL 早在 1980 年，因为美国军事工业需要描述电子系统的方法，美国国防部开始进行 VHDL 的开发。1987 年。由 IEEE(In，stitute of Electrical and Electronics Engineers)将 VHDL 制定为标准。参考手册为 IEEE VHDL 语言参考手册标准草案 1076/8 版，于 19
5、87 年批准，称为 IEEE 10761987。应当注意，起初 VHDL 只是作为系统规范的一个标滞，而不足为设计而制定的。第二个版本是在 1993 年制定的，称为 VHDL93，增加了一些新的命令和属性。 虽然有“VHDL 是一个 4 亿美元的错误”这样的说法。但 VHDL 毕竟是 1995 年以前唯一制订为标准的硬件描述语言，这是它不争的事实和优势；但同时它确实比较麻烦，而且其综合库至今也没有标准化，不具有晶体管开关级的描述能力和模拟设计的描述能力。目前的看法是，对于特大型的系统级数字电路设计，VHDL3是较为合适的。 实质上，在底层的 VHDL 设计环境是由 Verilog HDL 描述
6、的器件库支持的，因此，它们之间的互操作性十分重要。目前，Verilog 和 VDHL 的两个国际组织OVI、正在筹划这一工作，准备成立专门的工作组来协调 VHDL 和 Verilog HDL语言的互操作性。OVI 也支持不需要翻译，由 VHDL 到 Verilog 的自由表达。 22 Verilog HDL Venlog HDL 是在 1983 年，由 GDA(GateWay Design Automation)公司的Phil Moorby 首创的。Phil Moorby 后来成为 VerilogXL 的主要设计者和 Cadence公司的第一合伙人。在 1984“1985 年，Phil Moo
7、rby 设计出了第一个名为VenlogXL 的仿真器；1986 年，他对 Verilog HDL 的发展义作出了另一个巨大的贡献：提出了用于快速门级仿真的 XL 算法。 随着 VerilogXL 算法的成功，Verilog HDL 语言得到迅速发展。1989 年，Cadence 公司收购了 GDA 公司，Verilog HDL 语言成为 Cadence 公司的私有财产。1990 年，Cadence 公司决定公开 Verilog HDL 语言，于是成立了 OVI(Open Verilog InternaUonal)组织，负责促进 Verilog HDL 语言的发展。基于 Verilog HDL
8、的优越性，IEEE 于 1995 年制定了 Verilog HDL 的 IEEE 标准，即 Verilog HDL 13641995；2001 年发布了 Verilog HDL 13642001 标准。在这个标准中，加入了 Verilog HDLA 标准，使 Verilog 有了模拟设计描述的能力。 23 Superlog 开发一种新的硬件设计语言，总是有些冒险，而且未必能够利用原来对硬件开发的经验。能不能在原有硬件描述语言的基础上，结合高级语言 c、c+甚至 Java等语言的特点，进行扩展，达到一种新的系统级设计语言标准呢? Superlog 就是在这样的背景下研制开发的系统级硬件描述语言。
9、Verilog 语言的首创者 Phil Moorby 和 Peter Flake 等硬什描述语言专家，在一家叫 CoDesign 4Automation 的 EDA 公司进行合作，开始对 Verilog 进行扩展研究。1999 年，CoDesign 公司发布了 SUPERLOGTM 系统设计语言，同时发布了两个开发工具：SYSTEMSIMTM 和 SYSTEMEXTM。一个用于系统级开发，一个用于高级验证。2001 年，CoDesign 公司向电子产业标准化组织 Accellera 发布了SUPERLOG 扩展综合子集 ESS，这样它就可以在今天 Verilog 语言的 RTL 级综合子集的基
10、础上，提供更多级别的硬件综合抽象级，为各种系统级的 EDA 软件工具所利用， 至今为止。已超过 15 家芯片设计公司用 Superlog 来进行芯片设计和硬件开发。Superlog 是一种具有良好前景的系统级硬件描述语言。但是不久前，由于整个 IT产业的滑坡，EDA 公司进行大的整合，CoDesign 公司被 Synopsys 公司兼并，形势又变得扑朔迷离。 24 SystemC 随着半导体技术的迅猛发展，SoC 已经成为当今集成电路设计的发展方向。在系统芯片的各个设计中，像系统定义、软硬件划分、设计实现等，集成电路设计界一直在考虑如何满足 SoC 的设计要求，一直在寻找一种能同时实现较高层次
11、的软件和硬件描述的系统级设计语言。 systemC 正是在这种情况下，由 Synopsys 公司和 CoWare 公司积极响应目前各方对系统级设计语言的需求而合作开发的。1999 年 9 月 27 日，40 多家世界著名的 EDA 公司、lP 公司、半导体公司和嵌入式软件公司宣布成立“开放式SystemC 联盟”。著名公司 Cadence 也于 2001 年加入了 systemC 联盟。SystemC从 1999 年 9 月联盟建立初期的 0.9 版本开始更新，从 1.0 版到 1.1 版，一直到2001 年 10 月推出了最新的 2，0 版。 3、各种 HDL 语言的体系结构和设计方法 31
12、 SystemC 5实际使用中，systemc 由一组描述类库和一个包含仿真核的库组成。在用户的描述程序中，必须包括相应的类库，可以通过通常的 ANSI c+编译器编译该程序。SystemC 提供了软件、硬件和系统模块。用户可以在不同的层次上自由选择。建立自己的系统模型，进行仿真、优化、验证、综合等等。 32 Supeflog Superlog 集合了 Verilog 的简洁、c 语言的强大、功能验证和系统级结构设计等特征，是一种高速的硬件描述语言。 Verilog 95 和 Verilog 2K。Superlog 是 Verilog HDL 的超集，支持最新的 Verilog 2K 的硬件模
13、型。 c 和 c+语言。Superlog 提供 c 语言的结构、类型、指针，同时具有 C+面对对象的特性。 Superlog 扩展综合子集 ESS。ESS 提供一种新的硬件描述的综合抽象级。 强大的验证功能。自动测试基准，如随机数据产生、功能覆盖、各种专有检查等。 Superlog 的系统级硬件开发工具主要有 CoDesign Aummation 公司的SYSTEMSIMTM 和 SYSTEMEXTM，同时可以结合具它的 EDA 工具进行开发。 33 Verilog 和 VHDL 这两种语言是传统硬件描述语言，有很多的书籍和资料叫以查阅参考，这里不多介绍。 4、目前可取可行的策略和方式 按传统
14、方法，我们将硬件抽象级的模型类型分为以下五种： (1)系统级(system)用语言提供的高级结构实现算法运行的模型： (2)算法级(aIgorithm)用语言提供的高级结构实现算法运行的模型： (3)RTL 级(Register Transfer Level)描述数据在寄存器之间流动和如何处理、6控制这些数据流动的模型。 (4)门级(gatelevel)描述逻辑门以及逻辑门之间的连接模型。 (5)开关级(swishlevel)描述器件中三极管和存储节点以及它们之间连接的模型。 根据目前芯片设计的发展趋势。验证级和综合抽象级也有可能成为一种标准级别。因为它们适合于 IP 核复用和系统级仿真综合优
15、化的需要，而软件(嵌入式、固件式)也越来越成为一个和系统密切相关的抽象级别。 目前，对于一个系统芯片设计项目，可以采用的方案包括以下几种： 最传统的办法是，在系统级采用 VHDL，在软件级采用 c 语言，在实现级采用 Verilog。目前，VHDL 与 Verilog 的互操作性已经逐步走向标准化，但软件与硬件的协凋设计还是一个很具挑战性的工作。因为软件越来越成为 SOC 设计的关键。该力案的特点是：风险小，集成难度大，与原有方法完全兼容，有现成的开发工具：但工具集成由开发者自行负责完成。 系统级及软件级采用 Superlog，硬件级和实现级均采用 Verilog HDL 描述，这样和原有的硬
16、件设计可以兼容。只要重新采购两个 Superlog 开发工具SYSTEMSIMTM 和 SYSTEMEXTM 即可。该方案特点是风险较小，易于集成，与原硬件设计兼容性好。有集成开发环境。 系统级和软件级采用 SystemC，硬件级采用 SystemC 与常规的 Verilog HDL 互相转换，与原来的软件编译环境完全兼容。开发者只需要一组描述类库和一个包含仿真核的库，就可以在通常的 ANSI c+编译器环境下开发；但硬件描述与原有方法完全不兼容。该方案特点是风险较大，与原软件开发兼容性好，硬件开发有风险。 75、未来发展和技术方向 微电子设计工业的设计线宽已经从 0.251um 向 0.18um 变迁，而且正在向0.13um 和 90nm 的目标努力迈进。到 0.13um 这个目标后，90的信号延迟将由线路互连所产生：为了设计工作频率近 2GHz 的高性能电路，就必须解决感应、电迁移和衬底噪声问题(同时还有设计复杂度问题)。 未来几年的设计中所面临的挑战有哪些?标准组织
