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1、可可 编编 程程 逻逻 辑辑 器器 件件实实 验验 讲讲 义义目 录目目 录录实验一 Quartus软件及 EDA 实验平台介绍.1实验二 Quartus文本设计输入.4实验三 Quartus混合设计输入.5实验四 D、T 触发器 .7实验五 十六进制数码管显示.8实验六 3-8 译码器设计 .10实验七 计数器的设计.12实验八 数控分频器的设计.13实验九 锁存器的设计.14实验十 4 选 1 多路选择器 .19实验十一 循环彩灯控制器的设计.21可编程逻辑器件实验讲义1实验一 Quartus软件及 EDA 实验平台介绍（1）实验目的：熟悉 Quartus软件的使用，学习其操作过程及仿真过
2、程。（2）实验内容：学习使用 Quartus对程序进行编辑输入、编译及仿真。1、打开 QuartusII 软件。2、选择路径。选择 File/New Project Wizard，指定工作目录,指定工程和顶层设计实体称；注意：工作目录名不能有中文。3、添加设计文件。将设计文件加入工程中。单击“Next”，如果有已经建立好的 VHDL 或者原理图等文件可以在 File name 中选择路径然后添加，或者选择 Add All 添加所有可以添加的设计文件（.VHDL ,.Verilog 原理图等）。如果没有直接点击“Next”，等建立好工程后再添加也可，这里我们暂不添加。4、选择 FPGA 器件。F
3、amily 选择 Cyclone，Available device 选EP1C12Q240C8,点击“Next”。可编程逻辑器件实验讲义25、选择外部综合器、仿真器和时序分析器。Quartus II 支持外部工具，可通过选中来指定工具的路径。这里我们不做选择，默认使用 Quartus II 自带的工具。6、结束设置。单击“Next”，弹出“工程设置统计”窗口，上面列出了工程的相关设置情况。最后单击“Finish”，结束工程设置。7、建立 VHDL 原文件。选择菜单“File”“New”。8、添加文件到工程中。VHDL 原文件编辑完后，选择 File/Save，选择和工程相同的文件名。点击“保存
4、”，文件就被添加进工程当中。library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity adder4b isport(clr,cin: in std_logic;a,b: in std_logic_vector(3 downto 0);s: out std_logic_vector(3 downto 0);可编程逻辑器件实验讲义3cout:out std_logic);end adder4b;architecture art of adder4b issignal sint:std_logic_
5、vector(4 downto 0);signal aa,bb:std_logic_vector(4 downto 0);beginaaGenerate Functional Simulator NetList, 生产网表文件之后，点击 Start Simulator，进行功能仿真，然后验证逻辑功能是否正确。（4）实验报告：简述实验步骤，写出实验的源程序，给出波形仿真结果。可编程逻辑器件实验讲义5实验二 Quartus文本设计输入（1）实验目的：熟悉 Quartus软件的使用及仿真过程；掌握操作符的逻辑运算关系及数据类型，熟悉 VHDL 文本输入法。（2）实验内容：使用 VHDL 文本输入法完
6、成基本门的设计，学习使用 Quartus对程序进行编辑输入、编译及仿真。library ieee;use iee.std_logic_1164.all;entity jbm is port(a,b: in bit;f1,f2,f3,f4,f5,f: out bit);end jbm;architecture a of jbm isbegin f1【Create/Update】-【Create symbol file for current file】；新建原理图文件，并添加刚生成新元件；可编程逻辑器件实验讲义7连接电路图根据文本输入的半加器，结合所给原理图，进行合理的电路图连接。注意：原理图保
7、存名称不要与半加器实体名重合。指定顶层文件（4）实验报告给出半加器的原理，写出一位半加器的文本源程序；画出一位全加器的原理图，对一位全加器进行功能仿真，给出波形仿真结果，并举例验证结果是否正确。可编程逻辑器件实验讲义8实验四 D、T 触发器（1）实验目的：熟悉 QuartusII 的 VHDL 文本设计过程，学习简单时序电路的设计、仿真。（2）实验原理时序逻辑电路是现代复杂数字电路的重要组成部分，往往占到整个设计的90以上。触发器是时序电路的基本单元，本实验将涉及到 D 触发器与 T 触发器，采用的是边沿触发，边沿触发是实际电路实现的主要方式。D 触发器：在时钟上升沿时，输出 q=d，qb=；
8、dT 触发器：在时钟上升沿的作用下，T=0 输出不变，T=1 输出翻转。（3）实验内容：设计上升沿触发的同步复位的 D 触发器及上升沿触发的 T 触发器，分别利用 Quartus对程序进行编辑输入、编译及仿真。上升沿触发的同步复位的 D 触发器library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_signed.all;entity syndff is port(d,clk,reset:in std_logic;q,qb:out std_logic);end syndff;architecture dff_art of syndf
9、f is beginprocess(clk)begin if (clkevent and clk=1) thenif (reset=0) thenqseg_ledseg_ledseg_ledseg_ledseg_ledseg_ledseg_ledseg_ledseg_ledseg_ledseg_ledseg_ledseg_ledseg_ledseg_ledseg_led NULL; END CASE; end process; END;可编程逻辑器件实验讲义10用 QuartusII 对中的设计进行编译、综合、仿真，验证其功能是否与预期一致。管脚配置： seg_led0：PIN_105seg_
10、led1：PIN_104seg_led2：PIN_101seg_led3：PIN_100seg_led4：PIN_85seg_led5：PIN_84seg_led6：PIN_83seg_led7：PIN_82sel0：PIN_86sel1：PIN_87sel2：PIN_88sel3：PIN_93sel4：PIN_94sel5：PIN_95sel6：PIN_98sel7：PIN_99vga0：PIN_162vga1：PIN_161vga2：PIN_164vga3：PIN_163clk：PIN_28注意：未分配管脚：Assignments-device.-deviceSW17-SW20 控制时钟的
11、频率，0111 表示频率为 5Hz，1111 表示时钟频率为1Hz，本实验选用这两个频率进行测试，观察数码管显示字符的变化。（5）实验报告给出十六进制的数码管的程序代码、原理，自己改写程序选择不同的数码自己改写程序选择不同的数码管显示字符管显示字符，并提供实验过程中的拍摄图片。可编程逻辑器件实验讲义11实验六 3-8 译码器设计（1）实验目的通过 3-8 译码器的设计，掌握组合逻辑电路的设计方法，熟悉软件的使用，并利用实验箱对程序进行硬件测试。（2）实验仪器计算机一台，EL 教学实验箱（EDA-VI），QUARTUS II（3）实验原理输入输出 g1 g2ag2bC B A Y0 Y1Y2Y3
12、Y4Y5Y6Y7 0 X X X X X 1 1 1 1 1 1 1 1 1 0 0 0 0 0 0 1 1 1 1 1 1 1 1 0 0 0 0 1 1 0 1 1 1 1 1 1 1 0 0 0 1 0 1 1 0 1 1 1 1 1 1 0 0 0 1 1 1 1 1 0 1 1 1 1 1 0 0 1 0 0 1 1 1 1 0 1 1 1 1 0 0 1 0 1 1 1 1 1 1 0 1 1 1 0 0 1 1 0 1 1 1 1 1 1 0 1 1 0 0 1 1 1 1 1 1 1 1 1 1 0 利用 case 语句设计 3-8 译码器，译码器的输出接 LED 灯，为低电平
13、点亮。（4）实验内容3-8 译码器源程序代码：LIBRARY ieee; USE ieee.std_logic_1164.ALL; ENTITY decoder3_8 IS PORT(a,b,c,g1,g2a,g2b:IN STD_LOGIC; VGA：out std_logic_vector(3 downto 0); Y: OUT STD_LOGIC_VECTOR(7 DOWNTO 0); END decoder3_8; ARCHITECTURE fun OF decoder3_8 IS SIGNAL indata: STD_LOGIC_VECTOR(2 DOWNTO 0); BEGIN V
14、GAYYYYYYYYYdevice.-deviceuse ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity cnt4 IS port( clk: in std_logic;q: out std_logic_vector(3 downto 0); end cnt4; architecture behave of cnt4 is signal q1: std_logic_vector(3 downto 0);beginprocess(clk)beginif (clkevent and clk = 1) thenq1 state state state state state state state state state led led led led led led led led null;end case; end if; end process p2; end ;利用 Quartus II 软件进行编译、仿真，验证循环彩灯控制器的功能。可编程逻辑器件实验讲义21（
