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1、硬件工程师面试题集硬件工程师面试题集（DSPDSP，嵌入式系统，电子线路，通讯，微电子，半导体），嵌入式系统，电子线路，通讯，微电子，半导体）产生 EMC 问题主要通过两个途径:一个是空间电磁波干扰的形式;另一个是通过 传导的形式，换句话说，产生 EMC 问题的三个要素是：电磁干扰源、耦合途 径、敏感设备。传导、辐射 7n-O1p Rh$z骚扰源-（途径）- 敏感受体MOS 的并联使用原则：1.并联的 MOS 必须为同等规格，最好是同一批次的。2.并联的 MOS 的驱动电路的驱动电阻和放电电路必须是独立分开的，不可共用驱动电阻和放电电阻。3.PCB 走线尽量保证对称，减小电流分布不均光耦一般会
2、有两个用途：线性光耦和逻辑光耦，如果理解？工作在开关状态的光耦副边三极管饱和导通，管压降Vth，当输出到达 VDD-Vth 时管子已经关断了。所以 当栅压为 VDD 时，源级的最高输出电压只能为 VDD-Vth。这叫阈值损失。N 管的输出要 比栅压损失一个阈值电压。因此不宜用 N 管传输高电平。P 管的输出也会比栅压损失一 个阈值。同理栅压为 0 时，P 管 源级的输出电压范围为 VDD 到Vth，因此不宜用 P 管传递低电平。 22、画电流偏置的产生电路，并解释。、画电流偏置的产生电路，并解释。 基本的偏置电流产生电路包括镜像电流源、比例电流源和微电流源三种。 下面以镜像电流源电路为例进行说
3、明：23、画出施密特电路，求回差电压。、画出施密特电路，求回差电压。 答：下图是用 CMOS 反相器构成的施密特电路：因此回差电压为：11222TTHDDRRVVVRR24、LC 正弦波振荡器有哪几种三点式振荡电路，分别画出其原理图。正弦波振荡器有哪几种三点式振荡电路，分别画出其原理图。 答：主要有两种基本类型：电容三点式电路和电感三点式电路。下图中(a)和(b)分别给出了 其原理电路及其等效电路 (a) 电容三点式振荡电路(b) 电感三点式振荡电路 25、DAC 和和 ADC 的实现各有哪些方法？的实现各有哪些方法？ 实现 DAC 转换的方法有：权电阻网络 D/A 转换，倒梯形网络 D/A
4、转换， 权电流网络 D/A 转换、权电容网络 D/A 转换以及开关树形 D/A 转换等。 实现 ADC 转换的方法有：并联比较型 A/D 转换，反馈比较型 A/D 转换，双 积分型 A/D 转换和 V-F 变换型 A/D 转换。 26、A/D 电路组成、工作原理电路组成、工作原理 A/D 电路由取样、量化和编码三部分组成，由于模拟信号在时间上是连续信 号而数字信 号在时间上是离散信号，因此 A/D 转换的第一步就是要按照奈奎斯 特采样定律对模拟信 号进行采样。又由于数字信号在数值上也是不连续的，也就 是说数字信号的取值只有有限 个数值，因此需要对采样后的数据尽量量化，使其 量化到有效电平上，编
5、码就是对量化后 的数值进行多进制到二进制二进制的转换。 27、为什么一个标准的倒相器中、为什么一个标准的倒相器中 P 管的宽长比要比管的宽长比要比 N 管的宽长比大？管的宽长比大？ 和载流子有关，P 管是空穴导电，N 管电子导电，电子的迁移率大于空穴，同样的电场下， N 管的电流大于 P 管，因此要增大 P 管的宽长比，使之对称， 这样才能使得两者上升 时间下降时间相等、高低电平的噪声容限一样、充电和放电是时间相等 28、锁相环有哪几部分组成、锁相环有哪几部分组成? 锁相环路是一种反馈控制电路，简称锁相环（PLL）锁相环的特点是：利用外部输入的参 考信号控制环路内部振荡信号的频率和相位。因锁相
6、环可以实现 输出信号频率对输入信号 频率的自动跟踪，所以锁相环通常用于闭环跟踪电路。 锁相环在工作的过程中，当输出信 号的频率与输入信号的频率相等时，输出电压与输入电压保持固定的相位差值，即输出电 压与输入电压的相位被锁住，这就是锁相环名称的由来锁相环通常由鉴相器（PD） 、环路 滤波器（LF）和压控振荡器（VCO）三部 分组成。锁相环中的鉴相器又称为相位比较器， 它的作用是检测输入信号和输出 信号的相位差，并将检测出的相位差信号转换成电压信号 输出，该信号经低通滤 波器滤波后形成压控振荡器的控制电压，对振荡器输出信号的频率 实施控制。 29、用逻辑门和、用逻辑门和 COMS 电路实现电路实现
7、 AB+CD 这里使用与非门实现：(a) 用逻辑门实现(b) 用 CMOS 电路组成的与非门 图(a)给出了用与非门实现 AB+CD，图(b)给出了用 CMOS 电路组成的与非门，将图(b)代 入图(a)即可得到用 CMOS 电路实现 AB+CD 的电路。 30、用一个二选一、用一个二选一 mux 和一个和一个 inv 实现异或实现异或 假设输入信号为 A、B，输出信号为 Y=AB+AB 。则用一个二选一 mux 和一个 inv 实 现异或的电路如下图所示：31、给了、给了 reg 的的 Setup 和和 Hold 时间，求中间组合逻辑的时间，求中间组合逻辑的 Delay 范围范围 假设时钟周
8、期为 Tclk ，reg 的 Setup 和 Hold 时间分别记为 Setup 和 Hold。 则有：32、如何解决亚稳态、如何解决亚稳态 亚稳态是指触发器无法在某个规定时间段内达到一个可确认的状态。当 一个触发器进入亚 稳态时，既无法预测该单元的输出电平，也无法预测何时输出才能稳定在某个正确的电平 上。在亚稳态期间，触发器输出一些中间级电平，或 者可能处于振荡状态，并且这种无用 的输出电平可以沿信号通道上的各个触发器 级联式传播下去。解决方法主要有：(1)降低 系统时钟；(2)用反应更快的 FF；(3)引入同步机制，防止亚稳态传播；(4)改善时钟质量， 用边沿变化快速的时钟信号；(5)使用
9、工艺好、时钟周期裕量大的器件 33、集成电路前端设计流程，写出相关的工具。、集成电路前端设计流程，写出相关的工具。 集成电路的前端设计主要是指设计 IC 过程的逻辑设计、功能仿真，而后端设计则是指设 计 IC 过程中的版图设计、制板流片。前端设计主要负责逻辑实现，通常是使用 verilog/VHDL 之类语言，进行行为级的描述。而后端设计，主要负责将前端的 设计变成 真正的 schematic&layout，流片，量产。 集成电路前端设计流程可以分为以下几个步骤：(1)设计说明书；(2)行为级 描述及仿真；(3)RTL 级描述及仿真；(4)前端功能仿真。 硬件语言输入工具有 SUMMIT，VI
10、SUALHDL，MENTOR 和 RENIOR 等；图形输入工具 有: Composer(cadence)，Viewlogic (viewdraw)等； 数字电路仿真工具有：Verolog：CADENCE、Verolig- XL、SYNOPSYS、VCS、MENTOR、Modle-sim VHDL：CADENCE、NC-vhdl、SYNOPSYS、VSS、MENTOR、Modle-sim 模拟电路仿真工具： HSpice Pspice， 34、是否接触过自动布局布线、是否接触过自动布局布线,请说出一两种工具软件，自动布局布线需要哪些基本元素请说出一两种工具软件，自动布局布线需要哪些基本元素 P
11、rotel99se ORcad Allegro Pads2007 powerpcb 焊盘 阻焊层 丝印层 互联线 注意模 拟和数字分区域放置 敏感元件应尽量避免噪声干扰 信号完整性 电源去耦 35、描述你对集成电路工艺的认识、描述你对集成电路工艺的认识 集成电路是采用半导体制作工艺，在一块较小的单晶硅片上制作上许多晶体管及电阻器、 电容器等元器件，并按照多层布线或遂道布线的方法将元器件组合成完整的电子电路。 （一）按功能结构分类 模拟集成电路和数字集成电路 （二）按制作工艺分类 厚膜集成电路和薄膜集成电路。 （三）按集成度高低分类 小规模集成电路、中规模集成电路、大规模集成电路和超大规模集成电
12、路 （四）按导电类型不同分类 双极型集成电路和单极型集成电路。 双极型集成电路的制作工艺复杂，功耗较大，代表集成电路有 TTL、ECL、HTL、LST- TL、STTL 等类型 单极型集成电路的制作工艺简单，功耗也较低，易于制成大规模集成电路，代表集成电路 有 CMOS、NMOS、PMOS 等类型 36、列举几种集成电路典型工艺，工艺上常提到、列举几种集成电路典型工艺，工艺上常提到 0.25,0.18 指的是什么指的是什么 制造工艺：我们经常说的 0.18 微米、0.13 微米制程，就是指制造工艺了。制造工艺直接关 系到 cpu 的电气性能，而 0.18 微米、0.13 微米这个尺度就是指的是
13、 cpu 核心中线路的宽度, MOS 管是指栅长。 37、请描述一下国内的工艺现状、请描述一下国内的工艺现状 38、半导体工艺中，掺杂有哪几种方式、半导体工艺中，掺杂有哪几种方式 39、描述、描述 CMOS 电路中闩锁效应产生的过程及最后的结果电路中闩锁效应产生的过程及最后的结果 Latch-up 闩锁效应，又称寄生 PNPN 效应或可控硅整流器( SCR, Silicon Controlled Rectifier )效 应。在整体硅的 CMOS 管下，不同极性搀杂的区域间都会构成 P-N 结，而两个靠近的反方 向的 P-N 结就构成了一个双极型的晶体三极管。因此 CMOS 管的下面会构成多个
14、三极管， 这些三极管自身就可能构成一个电路。这就是 MOS 管的寄生三极管效应。如果电路偶尔 中出现了能够使三极管开通的条件，这个寄生的电路就会极大的影响正常电路的运作，会 使原本的 MOS 电路承受比正常工作大得多的电流，可能使电路迅速的烧毁。Latch-up 状态 下器件在电源与地之间形成短路，造成大电流、EOS（电过载）和器件损坏。 40、解释、解释 latch-up 现象和现象和 Antenna effect 和其预防措施和其预防措施. 41、什么叫窄沟效应、什么叫窄沟效应 当 JFET 或 MESFET 沟道较短，q，还有，还有 clock 的的 delay， 写出决定最大时钟的因素
15、，同时给出表达式写出决定最大时钟的因素，同时给出表达式 T+TclkdealyTsetup+Tco+Tdelay； TholdTclkdelay+Tco+Tdelay； 60、说说静态、动态时序模拟的优缺点。、说说静态、动态时序模拟的优缺点。 静态时序分析是采用穷尽分析方法来提取出整个电路存在的所有时序路径，计算信号在这些路径上的传播延时，检查信号的建立和保持时间是否满足时 序要求，通过对最大路径延 时和最小路径延时的分析，找出违背时序约束的错误。 它不需要输入向量就能穷尽所有的 路径，且运行速度很快、占用内存较少，不仅 可以对芯片设计进行全面的时序功能检查， 而且还可利用时序分析的结果来优化
16、 设计，因此静态时序分析已经越来越多地被用到数字 集成电路设计的验证中。 动态时序模拟就是通常的仿真，因为不可能产生完备的测试向量， 覆盖门级网表 中的每一条路径。因此在动态时序分析中，无法暴露一些路径上可能存在的 时序 问题。 61、画出、画出 CMOS 电路的晶体管级电路图，实现电路的晶体管级电路图，实现 Y=A*B+C(D+E) 此类题目都可以采用一种做法，首先将表达式全部用与非门和非门表示，然后将用 CMOS 电路实现的非门和与非门代入即可。非门既可以单独实现，也可 以用与非门实现(将两输 入端接在一起即可)下图(a)和(b)分别为用 CMOS 实现的非门和与非门62、利用、利用 4 选选 1 数据选择器实现数据选择器实现 F(x,y,z)=xz+yz63、A、B、C、D、E 进行投票，多数服从少数，输出是进行投票，多数服从少数，输出是 F(也就是如果也就是如果 A、B、
