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1、1070110701TN4TN410681221271068122127公开代号学号密级公开代号学号密级题题（中、英文）（中、英文）目目基于 40 纳米工艺的存储单元控制器的基于 40 纳米工艺的存储单元控制器的设计与实现设计与实现Design and Implementation of a Memory ControllerBased on 40nm Process作者姓名作者姓名董伟指导教师姓名、职务指导教师姓名、职务史江义 副教授学科门类学科门类工 学提交论文日期提交论文日期二一三年一月学科、专业学科、专业集成电路系统设计分类号分类号西安电子科技大学硕士学位论文西安电子科技大学硕士学位论
2、文基于 40 纳米工艺的存储单元控制器的设计与实现基于 40 纳米工艺的存储单元控制器的设计与实现作者：董伟导师：史江义 副教授学科：集成电路系统设计中国西安2013年 1月Design and Implementation of a Memory Controller Based on 40nm ProcessADissertation Submitted to Xidian University In Candidacy for the Degree of Master in Integrated Circuit System Design ByDong WeiXian， P. R. Ch
3、inaJanuary 2013西安电子科技大学学位论文独创性（或创新性）声明秉承学校严谨的学风和优良的科学道德，本人声明所呈交的论文是我个人在导师指导下进行的研究工作及取得的研究成果。尽我所知，除了文中特别加以标注和致谢中所罗列的内容以外，论文中不包含其他人已经发表或撰写过的研究成果；也不包含为获得西安电子科技大学或其它教育机构的学位或证书而使用过的材料。与我一同工作的同志对本研究所做的任何贡献均已在论文中做了明确的说明并表示了谢意。申请学位论文与资料若有不实之处，本人承担一切的法律责任。本人签名：日期西安电子科技大学关于论文使用授权的说明本人完全了解西安电子科技大学有关保留和使用学位论文的规
4、定，即：研究生在校攻读学位期间论文工作的知识产权单位属西安电子科技大学。学校有权保留送交论文的复印件，允许查阅和借阅论文；学校可以公布论文的全部或部分内容，可以允许采用影印、缩印或其它复制手段保存论文。同时本人保证，毕业后结合学位论文研究课题再撰写的文章一律署名单位为西安电子科技大学。（保密的论文在解密后遵守此规定）本学位论文属于保密，在年解密后适用本授权书。本人签名：导师签名：日期：日期：摘 要摘 要随着互联网的飞速发展，用户对实现网络数据处理与转发的网络处理器的需求越来越高。目前，多核结构网络处理器的应用日益广泛，多核共享的存储单元控制器也越来越复杂。数字设计必须通过精确的物理实现才能走向
5、真实的产品。集成电路产业现今已经进入纳米阶段，行业的主流特征尺寸已达 40 纳米，甚至28 纳米。工艺特征尺寸不断减小、芯片中的晶体管数目不断增大，集成电路设计与实现都面临着巨大的挑战。本文研究了 XDNP 网络处理器的整体结构，介绍了 XDNP 中使用的基于链表结构的数据存储结构。其中 SRAM 存储链表以实现快速读写，而 SDRAM 实现大容量的数据存储。层次化的存储形式，充分发挥出了 SRAM 读写速度快与SDRAM 存储量大、价格低的优势，解决了多核共享的网络处理器的存储难题。本文介绍了 XDNP 网络处理器中存储单元控制器设计中的关键技术。在控制器的代码通过 XDNP 系统级功能验证
6、的基础上，本文应用 40 纳米 TSMC 工艺完成了存储单元控制器的逻辑综合工作。综合后器件总面积约为 107957 m，控制器的工作频率可达 250MHz，满足 XDNP网络处理器的性能要求。本文使用逻辑综合生成的网表与约束文件进行了物理设计与时序收敛设计。版图物理尺寸为 427.68 m*408.24 m 的矩形，其标准单元面积利用率为61.84%。物理设计的各个阶段，进行时序优化的同时都充分考虑并消除不良物理效应造成的影响。本文通过 StarRC_XT 实现寄生参数的准确提取，结合 PrimeTime 与 IC Compiler 完成了时序修复。在此基础上本文又进行了可制造性设计。设计最
7、终通过了物理验证，并且后仿真正确。关键词:40纳米工艺设计与实现时序收敛可制造性设计验证AbstractAbstractWith the rapid development of the Internet, network processors which is used toprocess and transmit network data are drawn more and more attention. Now, Multi-corenetwork processors are applied more widely, and the controller of shared memo
8、rysystem become more and more complicated. The successful products need good designand precise physical implementation. IC industry today has entered the nanometer stageand the main feature size has reached 40nm,even 28nm. The design andimplementation of IC suffers huge challenges because of the inc
9、reasing number oftransistors in a single chip.In this paper, the overall structure of XDNP network processor is researched, andthe data storage system based on linked list in the XDNP is introduced. SRAM is usedto implement fast reading and writing, and SDRAM is used to store massive data.Hierarchic
10、al memory system has both performance and volume advantages, which solvethe problem of shared memory system in the XDNP.The key technology about the memory controller is researched and developed inthis paper. The design is implemented based on TSMC 40nm process after it passes theverification in sys
11、tem level. The total area of logic cells is about 107957 m2, and theworking frequency of the controller can reach 250MHz.The netlist and design constraints generated by Design Compiler are used to do thephysical implementation and the design can get a timing closure. The size of layout is427.68um x
12、408.24um, and the standard cell utilization is 61.84%. Many bad effects areconsidered while timing optimizations of the whole designing flow. The parasiticparameters are extracted accurately using StarRC_XT, and lots of timing violations arerepaired using Prime Time and IC Compiler. Lots of DFM work
13、 is done after that.Finally, the Design pass the physical verification and the whole system works well insimulation.Keywords:40nm ProcessDesign and Implementation Timing ClosureDFM （design for manufacturability）Verification目录目录目录第一章 绪论.11.1 课题研究背景.11.1.1 网络处理器的发展现状.11.1.2 40纳米工艺的优势及其设计难点.21.2 课题研究内容.5第二章 多核多线程网络处理器的整体结构.72.1 XDNP网络处理器的架构. 72.1.1 类 ARM 核.82.1.2 数据包处理器微引擎（ME）.82.1.3 FBI 单元.82.1.4 SRAM控制器.82.1.5 SDRAM 控制器.
