洗衣机的简易控制电路设计

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1、2008200820092009 学年第二学期学年第二学期数字电子技术课程设计数字电子技术课程设计设计报告设计报告专业班级 电气电气 07-107-1 姓 名 学 号 开课系室 电工电子学教学中心电工电子学教学中心 设计日期 2009009 年年 7 7 月月 4 4 日日 7 7 日日 07 级电气工程及其自动化专业数字电子技术课程设计 设计报告1洗衣机的简易控制电路设计洗衣机的简易控制电路设计一、设计任务及要求：一、设计任务及要求：洗衣机是家庭常用电器，一般可以有多种工作模式可供选择。在此要求设计具有两种工作模式的简易洗衣机控制电路，具有复位、模式设置、洗衣时间预置、启动、暂停功能，并能显

2、示洗衣机的工作状态（如洗涤时间倒计时，电动机的正反转、暂停） 。（一）具体要求：（一）具体要求：1、设置为复位开关 S0，开关状态 S01 时，对系统状态进行复位，计数器清零。S00 时，进入模式选择。2、设置模式选择开关 S1。开关状态 S10 时，执行洗衣模式一，控制洗衣机的电机按照图 1 的规律循环运转；S11 执行洗衣模式二，控制洗衣机的电机按照图 2 规律循环运转。启动正转 （20s ）反转 （20s ）间歇 （10s ）间歇 （10s ）停止定时到图 1 洗衣模式一启动正转 （25s ）反转 （25s ）间歇 （5s）间歇 （5s）停止定时到图 2 洗衣模式二3、洗衣时间预置键 K

3、1 和 K2。当 S10，S20 时，预置模式一的洗衣时间；当 S11，S20 时，预置模式二的洗衣时间。在时间预置功能下，按一下 K1 按键洗衣时间增加 1 分钟（一个洗衣循环） ，按一下 K2 按键洗衣时间减少 1 分钟（一个洗衣循环） ，预置时间范围为 09 分钟。4、设置启动开关 S2。洗衣模式设定后，开关状态 S21 时，按照设定的洗衣模式启动电机运转。在洗衣过程中分别用 3 个 LED 灯来显示电动机的正转、翻转，间歇等状态。5、设置暂停开关 S3。当开关状态 S31 时，洗衣暂停，计数器状态、显示均保持，并点亮 LED 灯显示暂停状态。S30 时正常运转。07 级电气工程及其自动

4、化专业数字电子技术课程设计 设计报告2（二）输入输出资源说明：（二）输入输出资源说明：1、输入信号：四个控制开关 S0、S1、S2、S3（开关拨下时 S0，开关拨上时 S1） ，两个按键 K1 和 K2（按下时 K=1，松开时 K=0） 。2、外部输入脉冲信号时钟源 CP（10Hz） ，经适当分频后供计数器使用。3、输出 3 组显示译码信号（每组 7 个输出端） ，分别接到外部的三个七段数码管 M1、M2，M3 上（共阴极接法） 。M1 显示当前洗衣时间倒计时（分钟） ，M2 和 M3 分别显示每个洗衣循环的 60s 倒计时的十位和个位。4、输出 4 个高低电平信号，分别接到外部的 4 个 L

5、ED 灯指示电机的正转、间歇、反转和系统的暂停。 （输出高电平时，对应的 LED 灯亮）其具体框图如下：1Hz正转指示灯LED1S0S2 S3K2控 制 器计数器 （60s 倒 计时；洗 涤时间倒 计时）七段 LED 数码管显 示（3 个）输出 显示 译 码10Hz反转指示灯LED3暂停指示灯LED4间歇指示灯LED2CLKS1K1图 3 洗衣机控制器结构框图根据如上说明，本设计的主要任务和设计要求是：1、按照现代数字系统的 Top-Down 模块化设计方法，提出简易洗衣机控制电路设计系统的整体设计方案，并进行正确的功能划分，分别提出并实现控制器、计数器、输出译码等模块化子系统的设计方案。2、

6、在 Modelsim 的 EDA 设计环境中，完成系统的顶层设计、各子系统的模块化设计。分别完成各个基于 Verilog语言实现的子模块（包括控制器电路、计数器电路、输出译码电路）的逻辑功能仿真。最后对顶层设计进行功能仿真。3、在 2 步的基础上，采用 Synplify Pro 8.1 对各个子模块及顶层设计进行系统综合。二、设计思路与原理：二、设计思路与原理：（一）（一） 、顶层设计方案、顶层设计方案07 级电气工程及其自动化专业数字电子技术课程设计 设计报告3定义输入变量：定义输入变量：标准时钟信号：标准时钟信号：clk10，clk1；复位、模式设置、启动、暂停变量复位、模式设置、启动、暂

7、停变量 s0、s1、s2、s3.定义输出变量定义输出变量：LED 指示灯指示灯:正传 led1，反转 led2,间歇 led3,暂停 led4；输出显示输出显示：m1，m2；通过十分频器来实现信号的频率变化，控制器实现模式一二的选择，六十进制倒计数器实现剩余洗涤时间的通过十分频器来实现信号的频率变化，控制器实现模式一二的选择，六十进制倒计数器实现剩余洗涤时间的显示，最后通过输出译码完成显示功能显示，最后通过输出译码完成显示功能；（二）（二） 、控制器设计方案：、控制器设计方案：控制器主要实现来两种模式的选择，通过选择语句来实现。正传、反转、间歇和暂停分别用相应的指示灯来指控制器主要实现来两种模

8、式的选择，通过选择语句来实现。正传、反转、间歇和暂停分别用相应的指示灯来指示，示，s1 输入的值不同选择的模式不同。输入的值不同选择的模式不同。（三）（三） 、计数器设计方案：、计数器设计方案：用用 MSH 来表示分，来表示分，MSL 表秒。给他们设定好初始值，使其从表秒。给他们设定好初始值，使其从 60 开始倒计时。开始倒计时。（四）（四） 、输出译码器设计方案：、输出译码器设计方案：参照译码器的原理，用两个译码器分别实现分与秒的显示。参照译码器的原理，用两个译码器分别实现分与秒的显示。三、电路设计、仿真与综合：三、电路设计、仿真与综合：（一）（一） 、顶层设计：、顶层设计：1、基于、基于

9、Verilog 的顶层设计源文件：的顶层设计源文件：module xiyiji(s0,s1,s2,s3,clk10,RESET,clk1,MSL,MSH,led1,led2,led3,led4,m1,m2);input s0,s1,s2,s3,clk10,RESET;inout clk1;inout3:0 MSL,MSH;output led1,led2,led3,led4;output7:0 m1,m2;shifenpin fengjian(clk10,RESET,clk1);/调用十分频器来分频调用十分频器来分频kongzhiqi controller(s0,s1,s2,s3,clk1,l

10、ed1,led2,led3,led4);/调用控制器来实现模式一二的选择调用控制器来实现模式一二的选择jishuqi count60(clk1,s0,s3,MSH,MSL);/60 进制倒计数器进制倒计数器xianshiqi xianshi1(m1,MSH);/分显示分显示07 级电气工程及其自动化专业数字电子技术课程设计 设计报告4xianshiqi xianshi2(m2,MSL);/秒显示秒显示endmodule2、顶层设计的、顶层设计的 Verilog 仿真源文件及其仿真源文件及其 ModelSim SE 功能仿真波形：功能仿真波形：仿真源文件：仿真源文件：timescaletimes

11、cale 1ms/1ms1ms/1msmodulemodule xiyijitest;xiyijitest;parameterparameter DELY=100;DELY=100; regreg s0,s1,s2,s3,clk10,RESET;s0,s1,s2,s3,clk10,RESET;wirewire led1,led2,led3,led4;led1,led2,led3,led4;wirewire 6:06:0 m1,m2;m1,m2;alwaysalways #(DELY/2)#(DELY/2) clk10clk10 = = clk10;clk10; initialinitialbe

12、ginbegin RESET=0;RESET=0;clk10=0;clk10=0;s0=0;s0=0;s1=0;s1=0;s2=1;s2=1;s3=0;s3=0;#DELY#DELY RESET=1;RESET=1;#(DELY*6000)#(DELY*6000) RESET=0;RESET=0;#(DELY)#(DELY) $stop;$stop;endendxiyijixiyiji xiyiji1(s0,s1,s2,s3,clk10,RESET,clk1,MSL,MSH,led1,led2,led3,led4,m1,m2);xiyiji1(s0,s1,s2,s3,clk10,RESET,c

13、lk1,MSL,MSH,led1,led2,led3,led4,m1,m2);endmoduleendmodule 仿真波形仿真波形07 级电气工程及其自动化专业数字电子技术课程设计 设计报告53、顶层设计的、顶层设计的Synplify Pro 综合综合RTL级视图：级视图：07 级电气工程及其自动化专业数字电子技术课程设计 设计报告6（二）（二） 、十分频器设计、十分频器设计1、基于、基于Verilog的十分频器设计源文件的十分频器设计源文件module shifenpin(clk10,RESET,clk1);/ 十分频器分频十分频器分频input clk10,RESET;output cl

14、k1;reg clk1;reg 3:0j;always (posedge clk10)if(!RESET) beginclk1 = 0;j = 0;end07 级电气工程及其自动化专业数字电子技术课程设计 设计报告7else beginif(j=9) beginj = 0;clk1 = clk1;endelsej = j+1;end endmodule 2、十分频器设计的、十分频器设计的 Verilog 仿真源文件及其仿真源文件及其 ModelSim SE 功能仿真波形：功能仿真波形：仿真源文件仿真源文件timescale 1ns/100psdefine clk_cycle 50module

15、shifenpintest;reg clk10,reset;wire clk1;always #clk_cycle clk10=clk10;initialbeginreset=1;ften=0;#100 reset=0;#100 reset=1;#10000 $stop;endshifenpin shifenpin(clk10,reset,clk1);endmodule07 级电气工程及其自动化专业数字电子技术课程设计 设计报告83、十分频器设计的、十分频器设计的Synplify Pro 综合综合RTL级视图：级视图：（三）（三） 、控制器设计、控制器设计1、基于、基于Verilog的控制器设计源文件的控制器设计源文件modulemodule kongzhiqi(s0,s1,s2,s3,clk1,led1,led2,led3,led4);/kongzhiqi(s0,s1,s2,s3,clk1,led1,led2,led3,led4);/ 控制器来控制器来实现模式一二的选择实现模式一二的选择inputinput s0,s1,s2,s3,clk1;s0,s1,s2,s3,clk1;outputoutput led1,led2,led3,led4;led1,led2,led3,led4;regreg led1,led2,led3,led4;led1