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1、1第第 6 章章 时序逻辑电路时序逻辑电路内容提要内容提要时序逻辑电路的特性是具有记忆功能，即电路在某一时刻的输出不仅仅取决于这一时刻当前的输入，而且还与电路历史状态有关。时序逻辑电路在结构上由组合电路 和存储电路两部分组成，而且存储电路至少有一个输出作为组合逻辑电路的输入，组合电路的输出至少有一个作为存储电路的输入。 本章主要介绍时序逻辑电路的组成原理、时序逻辑电路的分析和设计方法及常用时序逻辑功能器件等。时序逻辑电路的分析就是根据给定的时序逻辑电路的结构，找出该时序逻辑电路在输入信号及时钟作用下，存储电路状态的变化规律以及电路的输出值，从而了解该时序逻辑电路所完成的逻辑功能。描述时序逻辑电
2、路的逻辑功能一般采用存储电路的状态转移方程和电路输出函数表达式；或者采用状态转移表、状态转移图；或者用时序图（工作波形）来描述。 本章重点分析了移位寄存器、同步计数器和异步计数器，介绍了VHDL 描述时序逻辑电路的方法。时序逻辑电路的设计就是根据逻辑命题的要求，设计出实现该命题功能要求的时序电路，并力求最简。 本章重点介绍了采用小规模器件设计同步计数器、异步计数器的方法，介绍了采用中规模功能器件设计任意模值计数器的方法以及序2列信号发生器的方法。并介绍了同步时序逻辑电路设计的一般步骤。教学基本要求教学基本要求（1）掌握时序逻辑电路的基本分析方法。（2）掌握同步时序逻辑电路（同步计数器）的设计方
3、法。 （3）掌握常用时序功能部件（集成计数器、移位寄存器）的逻辑功能及应用。（4）理解异步计数器的设计方法。 （5）理解 VHDL 描述方法。（6）了解同步时序逻辑电路设计的一般步骤。重点与难点重点与难点本章重点：（1）时序逻辑电路的分析，正确画出时序图（工作波形）。（2）同步计数器的设计。 本章难点： （1）异步时序逻辑电路的分析与设计。 （2）同步时序逻辑电路设计的一般步骤（原始状态流图建立、状态合并、状态编码等）。 主要教学内容主要教学内容6.1 时序逻辑电路的分析 6.2 常用时序逻辑功能器件6.2.1 常用集成计数器 36.2.2 常用集成寄存器和移位寄存器6.3 时序逻辑电路设计6
4、.3.1 同步时序逻辑电路设计的一般步骤 6.3.2 同步计数器的设计6.3.3 异步计数器的设计6.3.4 序列信号发生器 6.4 采用中规模时序功能器设计时序逻辑电路6.4.1 采用中规模计数器实现任意模值计数（分频）器6.4.2 采用中规模集成移位寄存器 6.5 VHDL 描述时序逻辑电路6.1 时序逻辑电路的分析时序逻辑电路的分析分析由小规模逻辑器件构成的时序逻辑电路一般步骤为：（1）根据给定的时序电路图，写出下列各逻辑表达式： 各触发器的时钟信号 CP 的逻辑表达式。 各触发器的驱动方程，也就是各触发器的输入信号（激励）的逻辑表达式。 时序电路的输出方程。（2）将各触发器的驱动方程代
5、入相应的触发器特征方程，得到该时序逻辑电路的状态转移方程。（3）根据状态转移方程、时钟函数及输出方程，列出该时序电路的状态转移表，画出状态转移图或时序图（工作波形）。4（4）描述给定时序逻辑电路的逻辑功能。例例 61 图 611 为一个同步时序电路，X 是输入控制信号，画Q1、Q2和 Z 在 X 信号控制下的工作波形（设 Q1、Q2初态均为 0）。 图 611 例 61 电路解解 由电路可列出各方程。（1）时钟表达式为 CP1=CP，CP2=CP。由于是同一时钟，所以为同步时序逻辑电路。（2）各触发器的驱动方程为（3）将驱动方程代入 JK 触发器的特征方程，则各触发器的状态转移方程为（4）写出
6、输出函数表达式为（5）根据状态转移方程和输出函数表达式可画出工作波形，如图612 所示。5图 612 例 61 工作波形画工作波形时必须注意：只有时钟触发沿到达时，触发器状态才能发生变化。该题画工作波形时，有一定技巧，由于 Q1n+1是XQ1n，所以当 X=0 且 CP 下降沿到达 时，Q1n+1=Q1n；当 X=1 且CP 下降沿到达时，Q1n+1=Q1n。对于 Q2波形，若 Q2原状态为 0，只有在 X=0、Q1=1 时，时钟 CP 下降沿到达使 Q2由 0 变化为 1，以后Q2就一直为 1。根据 Z=XQ1nQ2n，可以很容易画出 Z 的波形。例例 62 画出图 613 所示计数器的状态
7、转移图，并说明其逻辑功能。图 613 例 62 电路图解解 由电路可列出各方程。（1）时钟表达式为 CP1=CP2=CP3=CP，为同步时序逻辑电路。（2）各触发器的驱动方程为（3）各触发器的状态转移方程为6（4）列出状态转移表，如表 611（a）所示。 .表 611 例 62 状态转移表除去 5 个有效状态外，还有 3 个偏离状态，要检验 3 个偏离状态的转移情况，如表 611（b）所示，才能得到完整的状态转移图。（5）状态转移图，如图 614 所示。图 614 例 62 状态转移图（6）该电路的逻辑功能是模 5 同步计数器。7例例 63 画出图 615 所示时序逻辑电路 Q1、Q2的工作波
8、形。图 615 例 63 电路解解 根据电路列出各方程。（1）时钟表达式为 CP1=CP，CP2=Q1+CPQ2。由于触发器 1 和触发器 2 的时钟不同，所以为异步时序逻辑电路。（2）各级触发器驱动方程为（3）各级触发器状态转移方程为（4）画工作波形，设 Q1、Q2初态为 0，如图 616 所示。图 616 例 63 工作波形为了能正确画出波形，对异步时序最好同时画出或标出各触发器时钟的波形。对于 Q2，只有从 CP2函数产生下降沿时，Q2才有可能改变状态。8由上面 3 个例题可以看出：（1）时序逻辑电路有两大类，一是同步时序逻辑电路，其特点是各存储电路（触发器）的时钟是同一时钟，因此在时钟
9、作用下，各存储电路同时发生状态转移。二 是异步时序逻辑电路，其特点是存储电路（触发器）的时钟不同，各存储电路发生状态转移只有在该存储电路的时钟信号作用下才会发生。（2）分析时序逻辑电路除要正确写出状态转移方程外，特别要注意时钟信号的作用。触发器只有在时钟信号作用下才会发生状态的变化。（3）完整的状态转移图除去有效状态外，还必须包括偏离状态。如果偏离状态能在时钟作用下自动进入有效状态，则该电路具有自启动功能，如果偏离状态不能自 动进入有效状态，则该电路就出现锁住的现象，要使其正常工作必须重新启动（置位或复位），这一点在下面时序逻辑电路设计中详细叙述。6.2 常用时序逻辑功能器件常用时序逻辑功能器
10、件6.2.16.2.1 常用集成计数器常用集成计数器常用时序逻辑功能器件主要有计数器、寄存器和移位寄存器。对于常用时序逻辑功能器件只要求了解功能以及各使能端的使用。常用集成计数器分为二进制计数器（含同步、异步、加减和可逆）和非二进制计数器（含同步、异步、加减和可逆），下面介绍几种典型的集成计数器。1. 集成计数器集成计数器 54/741619集成计数器 54/74161 为 4 位二进制同步加法计数器，其功能表如表621 所示。 表 621 CT54/74161 功能表从表 621 中可见：（1）异步清零。即当 CR=0 时，不管其他输入的状态如何，计数器输出将被直接置零，称为异步置零，清零信
11、号 CR 低电平有效。（2）同步并行预置。即当 CR=1、LD=0，且有时钟脉冲 CP 的上升沿到达时，预置输入 d0、d1、d2、d3将同时分别置入到Q0、Q1、Q2、Q3。由于在时钟作用下完成置入，所以称同步预置。（3）保持。在 CR=LD=1 时，当 CTTCTP=0，计数器保持原状态不变。但当 CTT=0、CTP=1 时，输出 CO=0；而当 CTT=1、CTP=0 时，输出 CO 也保持不变。（4）计数。当 CR=LD=CTT=CTP=1 时，计数器在 CP 上升沿作用下 ，执行 4 位二进制同步加法计数。 2. 集成计数器集成计数器 CT54/74193集成计数器 CT54/741
12、93 为双时钟 4 位二进制同步可逆计数器，其功能表如表 622 所示。表 622 CT54/74193 功能表10从表 622 中可见：（1）异步清零。当 CR=1 时，输出直接清零，清零信号 CR 高电平有效。（2）异步预置。当 CR=0、LD=0，预置输入 d0d3直接置入到Q0Q3，预置信号 LD 低电平有效。（3）加法计数。当 CR=0、LD=1、CPD=1 时，计数脉冲由 CPU加入，完成同步 4 位二进制加法计数。（4）减法计数，当 CR=0、LD=1、CPU=1 时，计数脉冲由 CPD加入，完成同步 4 位二进制减法计数。3. 集成计数器集成计数器 CT54/74290CT54
13、/74290 为异步十进制计数器，它由 4 个 1 位二进制计数器和 1个五进制计数器组成，如果计数器脉冲由 CP0端输入，Q0端输出，即为二进制计数器。如果计数脉冲由 CP1端输入，Q3Q1端输出，即为五进制计数器。如果将 Q0与 CP1相连，计数脉冲由 CP0移入，Q3Q0输出，即为 8421 码十进制计数器，因此又称二五十异步计数器。其功能表如表 623 所示。表 623 CT54/74290 功能表11由表 623 可以看出，当复位输入 R0A=R0B=1，且置位输入S9AS9B=0 时，Q3Q0被直接置 0；只要置位输入 S9A=S9B=1 时，Q3Q2Q1Q0=1001，即直接被置
14、 9；只有同时满足R0AR0B=0、S9AS9B=0 时，才能在计数 CP 下降沿作用下实现二五十计数。6.2.26.2.2 常用集成寄存器和移位寄存器常用集成寄存器和移位寄存器1. 集成寄存器集成寄存器寄存器是用来存储代码或数据的逻辑部件，1 个触发器可存储 1 位二进制代码。CT54/74175 是一个 4 位集成寄存器，其功能表如表 624 所示。 表 624 CT54/74175 功能表2. 集成移位寄存器集成移位寄存器 12移位寄存器是寄存器中的各位数据（代码）在移位控制信号作用下，依次向高位或依次向低位移动 1 位，也就是具有移动功能的寄存器。移位寄存器内部的状态转移符合移位寄存规
15、律。即 Qin+1=Qi1n，某一级触发器的下一个状态是邻级触发器的现状，只有第 1 级按输入信号变化。CT54/74195 是 4 位并入、并出移位寄存器，具有 JK 串行输入端，SH/LD 移位/置数端，CR 直接清零端，其功能见表 625。表 625 CT54/74195 功能表有表 625 可见，CR=0 时，直接异步置零；当 CR=1、SH/LD=0 时，同步置位；当 CR=1、SH/LD=1 时，在 CP 上升沿作用下，串列输入JK 至 Q0，其余 Q0移入 Q1，Q1移入 Q2，Q2移入 Q3 ，实现右移功能。CT54/74194 是一个 4 位双向移位寄存器，它具有左移、右移、
16、并行输入、保持及异步清零等五种功能，其功能表如表 626 所示。 表 626 CT54/74194 功能表136.3 时序逻辑电路设计时序逻辑电路设计6.3.16.3.1 同步时序逻辑电路设计的一般步骤同步时序逻辑电路设计的一般步骤第一步：根据设计要求，建立原始状态转移图和原始状态转移表。首先分析设计要求的输入变量、输出变量，以及该电路应包含记忆状态，并用 A、B、C等表示。进一步观察在每一种可能输入组合作用下， 各个状态的转移情况及相应的输出，然后求得设计要求的状态转移图。在建立原始状态图时，重要的是正确的描述题意，不必考虑是否简单。第二步：状态化简。状态化简是建立在状态等价的基础上。所谓两个状态等价是指这两个状态在相同输入条件下状态输出相同，状态转移效果相同，例为A 和 B 两个状态 AB，CD。
