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1、WP478 (v1.0) 2016 年 4 月 15 日 1 2016 年赛灵思公司版权所有。Xilinx、赛灵思标识、Artix、ISE、Kintex、Spartan、Virtex、Vivado、Zynq 及本文提到的其它指定品牌均为赛灵思在美国及其它国家的商 标。 PCI、 PCIe 以及 PCI Express 均为 PCI-SIG 的商标，且经授权使用。 所有商标均为各自所有者的财产。Vivado Design Suite 2016.1 版本扩展了 SmartConnect 技术， 无需任何代码重写或增大时延即可为拥有数百万系统逻辑单元 的高性能设计解决系统互联瓶颈。白皮书：白皮书：
2、UltraScale 器件器件WP478 (v1.0) 2016 年年 4 月月 15 日日采用 SmartConnect 技术实现 突破性的 UltraScale+ 器件性能摘要摘要 系统性能一般不受本地数据处理的速度的限制，而更多地受处理模块和系 统接口间传递数据互联的选择以及走线时延的制约。Vivado Design Suite 2016.1 版本提供的 AXI SmartConnect IP 专为低时延 和高系统吞吐量而设计。在这个版本中，赛灵思使用优化技术扩展了 SmartConnect 技术。这些优化技术包括有益歪斜优化、时间借用、自动重 定时和流水线分析，用于发现和消除系统性能瓶
3、颈，且无需大量手动优化 以及成本高昂的架构修改。WP478 (v1.0) 2016 年 4 月 15 日 2采用采用 SmartConnect 技术实现突破性的技术实现突破性的 UltraScale+ 器件性能器件性能简介简介自 2015 年出货的赛灵思 UltraScale+ 产品组合是业界唯一一款拥有 16nm FinFET 可编程技术的产品 系列。UltraScale+ 产品组合由 Zynq、Kintex 和 Virtex UltraScale+ 器件组成，与 28nm 产品相 比能将性能功耗比提升 2-5 倍，实现如 5G 无线、软件定义网络和新一代高级驾驶员辅助系统等市场 领先的应用
4、。在 2016.1 版本中， Vivado Design Suite HLx 版本提供了 AXI SmartConnect IP。 2016.1 版本还扩展 了 SmartConnect 技术，无需任何代码重写或增大时延即可为拥有数百万系统逻辑单元的高性能设计 解决系统互联瓶颈，与 28nm 技术器件相比可将性能提升高达 2 倍。相比之下，其他解决方案要求繁 重的手动优化和成本不菲的架构选择，才能满足隔离 IP 设计的时序要求。当在可编程器件上设计完整的片上系统时，系统性能一般不受本地数据处理速度的限制，而更多地受 处理模块和系统接口间传输数据的互联网络的选择以及走线延迟的制约。通过权衡取舍和
5、优化，可根据系统中数据传输的特性降低总体系统互联成本。借助 SmartConnect 技 术， UltraScale+ 产品组合与 Vivado Design Suite 协同优化，可以为设计人员提供最高性能功耗比。 SmartConnect 技术包括专门为低时延高系统吞吐量设计的系统互联 IP 和通过 UltraScale+ 产品组合 的架构创新实现的优化技术 （具体见本白皮书介绍） ，可解决走线时延瓶颈。这些优化包括有益歪斜 优化、时间借用、自动重定时和用于发现系统瓶颈的流水线分析。借助借助 AXI SmartConnect IP 实现高系统吞吐量实现高系统吞吐量系统互联架构是高性能设计的
6、关键考虑因素。典型的互联网络包括可能具有极高面积利用率的高性能 交叉开关 （与使用 FIFO 的数据宽度转换器、协议转换器、时钟域交叉电路和仲裁相结合） 。作为替 代方案，软片上网络 (NoC) 一般占用面积较小、时延低、时钟频率较高，因此系统吞吐量较大。AXI SmartConnect IP 是赛灵思的第三代 AXI Interconnect， 它以 iARM AMBA AXI4 接口协议为基 础。新的 IP 保存在 Vivado IP 目录中，通过综合针对重要接口优化的、占用面积小的定制互联技术， 以低时延实现最大系统吞吐量。SmartConnect 技术在总体设计固有的特定互联要求范围内
7、，通过针对性能和面积优化互联网络，提 升 AXI interconnect 互联的性能功耗比。从新型 AXI SmartConnect IP 获益最大的是由多个 IP、DMA 和系统接口构成的系统， 包括通过 AXI 互联连接的高带宽接口， 诸如 DDR4 等。 图 1 中的实例显示了 Vivado IPI 中描述的系统， 该系统包括一个通过 AXI SmartConnect IP 驱动 DDR4 和闪存 /SRAM 接口 的 PCIe DMA 子系统。WP478 (v1.0) 2016 年 4 月 15 日 3采用采用 SmartConnect 技术实现突破性的技术实现突破性的 UltraS
8、cale+ 器件性能器件性能SmartConnect 技术还围绕时钟和系统复位拓扑引入了一系列易于使用的自动化特性。仲裁功能也经 过了优化，以在具备多个主 IP （例如有多个 DMA 和处理器子系统）的系统中提供最大吞吐量，满足 高带宽接口 （例如 DDR4）的要求。 SmartConnect 可扩展为超大型系统并能理想地流水线化，以提 高时钟频率和进一步降低数据传输位宽。利用有益歪斜和时间借用优化实现突破性时钟频率利用有益歪斜和时间借用优化实现突破性时钟频率在大型器件上设计定制硬件时，时钟频率往往受整个时钟网络中过度的时钟歪斜的限制，导致数据的 时钟超前或滞后。 UltraScale+ 产品
9、组合提供类似 ASIC 的时钟网络，能最大程度地降低时钟歪斜。另 外，意识到如果时钟歪斜受控也能带来益处，赛灵思添加了一个叶时钟 （leaf-clock）延迟功能，能 对贯穿整个时钟网络的时钟延迟进行精细粒度控制。Vivado Design Suite 中的最新优化技术可充分利 用这一特性的作用，添加有益歪斜，用以补偿互联逻辑走线网络中的走线时延，从而显著提升工作时 钟频率。在从时钟到负责采集较长组合路径输出的寄存器的路由上插入延迟元，可以让数据在被寄存 器采集之前有更多时间沿这些较长组合路径传播。 X-Ref Target - Figure 1图 1：使用使用 AXI SmartConnec
10、t IP 的系统的系统M00_AXI M01_AXI M02_AXI M03_AXIS00_AXI S01_AXI S02_AXI S03_AXI S04_AXI S05_AXI S06_AXI S07_AXI S08_AXI S09_AXIsmartconnect_0MAXI_HPM0_LPDzynq_ultra_ps_e_0UltraSCALE+ddr4_0C0_DDR4C0_SYS_CLK C0_DDR4_S_AXIddr4_1C0_DDR4C0_SYS_CLK C0_DDR4_S_AXIaxi_emc_0EMC_INTFS_AXI_MEMaxi_emc_1EMC_INTFS_AXI_M
11、EMM_AXI pcie_mgtxdma_0pcie_cfg_mgmtaxi_dma_7axi_dma_6axi_dma_5axi_dma_4axi_dma_3axi_dma_2axi_dma_1M_AXI_SG M_AXI_MM2S M_AXI_S2MM M_AXIS_MM2S M_AXIS_CNTRLS_AXI_LITE S_AXIS_S2MM S_AXIS_STSaxi_dma_0WP478_01_033116WP478 (v1.0) 2016 年 4 月 15 日 4采用采用 SmartConnect 技术实现突破性的技术实现突破性的 UltraScale+ 器件性能器件性能这种有益的
12、歪斜技术的图解见 图 2。通过在馈给寄存器 B 的时钟路径上引入 0.5ns 叶时钟延迟 , 寄存 器 A 的第一个上升沿和寄存器 B 的下一个上升沿直接会有完整的 2.5ns 时延，从而让数据完整地沿长 组合逻辑锥传播并且被正确地采集。叶时钟延迟产生有益歪斜，减少了从寄存器 B 到 C 的沿到沿延 迟，而组合逻辑锥只需要 1.5ns 即可完全传播。借助叶时钟延迟在时钟网络中对时钟进行精细粒度控制，是一种有效降低走线延迟的功能强大的低成 本方法。在逻辑互联走线网络中添加数百万个功能简化的寄存器，用于物理重定时，复制，甚至流水 线化简单走线， 这实际上时一种拙劣的时钟沿重定时方法。虽然这种重定时
13、方法确实对最长的关键路 径有用，就使用它需要添加数百万个功能简化的寄存器来降低走线延迟一件事，与有益歪斜技术相 比，显得成本高、效果低，会降低面积利用率、增大功耗和系统时延。 X-Ref Target - Figure 2图 2：有益歪斜优化有益歪斜优化 调整时钟波形以最大化频率调整时钟波形以最大化频率Useful Skew0.5ns2.0ns0.5ns Leaf-clock Delay on Clock Route to Register BHigher Clock FrequencyWP478_02_041116Original Clock WaveformClock Waveform (
14、All Registers)LogicLogicLogicLogicAABBCCClock Waveform (Registers A and C)Delayed Clock Waveform (Register B)2.5ns1.5ns2.5ns1.5nsWP478 (v1.0) 2016 年 4 月 15 日 5采用采用 SmartConnect 技术实现突破性的技术实现突破性的 UltraScale+ 器件性能器件性能图 3 所示是 UltraScale+ 器件的叶 - 时钟架构截屏。UltraScale+ 器件时钟网络包含可编程叶 - 时钟延迟。这种叶 - 时钟缓冲器有五个独立的延迟抽
15、头设 置，无需设计人员干预便可让路由器自动优化叶 - 时钟延迟设置，从而纠正建立违规和保持违规。 Vivado Design Suite 会判定准确的抽头设置，帮助实现时序收敛。这种架构特性无需设计人员操心即 带来明显的好处。时间借用是 UltraScale+ 器件支持的第二种优化技术，可用于自动满足性能要求。电平敏感锁存器中 的时间借用技术需要时序引擎进行复杂的分析。Vivado Design Suite 无需任何设计人员干预便可立即 执行分析。这种器件架构还能让 Vivado Design Suite 把可配置逻辑模块 (CLB) 中的触发器配置为脉冲锁存器。 叶 - 时钟缓冲器中的专用电
16、路可生成可编程逻辑脉冲。这让 Vivado 工具能够灵活地大幅提升性能。 UltraScale+ 器件架构加上可编程脉冲生成器和可配置锁存器的方框图见图 4。X-Ref Target - Figure 3图 3：UltraScale+ 器件的叶器件的叶 - 时钟缓冲器延迟特性 （用于实现有益歪斜优化）时钟缓冲器延迟特性 （用于实现有益歪斜优化）Configurable Leaf Clock BufferDistribution Tracks24Delay 50psDelay 100psDelay 150psCECECECLBCLBCLBWP478_03_040516WP478 (v1.0) 2016 年 4 月 15 日 6采用采用 SmartConnect 技术实现突破性的技术实现突破性的 UltraScale+ 器件性能器件性能用流水线分析和重定时实现
