《数字逻辑设计与VHDL描述第2版参考答案 第八章》由会员分享，可在线阅读，更多相关《数字逻辑设计与VHDL描述第2版参考答案 第八章（18页珍藏版）》请在金锄头文库上搜索。
1、 数宁逻铒 没汁l j V丨IDL描述第 八章部分习题解方冶冰印咖 一 暹 饰珈碉 絷翮lXT82根据输 出函数画出忄多输出函数的输入输出关系波形图曛 蹈XT8010D 1011 1QQ1 01 Q101 101 10Q11001 -1010 111 1111 I11口 0g 01 1E!1 口 1u R1冂 列训 列u 列m 田u 列u 围u 网M刀删几 Ll PJLn l Fl q 刂u 刀V1m 刀 u 刖u 删彐 列删1 刀_ _ L _ _ |3 R O M 容量= 1 6 4 _ _ J _ _ f L _ _ XT8R O M 容量= 8 6怂亠囗Tlll凵 勺000110000
2、00000000000000001o 0000001001000111000000010010001100000001101101001:PMedcJre:is3. q:lt00000101001I1001 0 1110000000000000010000100000100I001000000110010100100I10001I20 数字逻辑设 汁VHDL描述第八章部分习题解方怡冰)盯 T日 4Rr I9k l D宀 冫 叫口Iu l AI人 : | | 【| I曰0田D灯XT87妪IFll D UT口 T宀】: 00 l d D 】蛔如蛔m 吼町曰A B曰QX89用ROM设计XT8 13
3、.-r- library IEEE;use lEEE.std_logic_ I I 64.all ;use IEEE.std_logic_arith. al I ;use EEE.std_logi c_unsi gned. al I :entitl,XT8_13 isport (CLK: in STD_LOGIC;FX: in STD_LOGIC;YN: in STD_LOGIC;AE: out STD_LOGIC;BB: out STD_LOGIC;DD: out STD_LOGIC:Q: out STD LOGIC VECTOR (ldownto 0);SEL: out STD_LOGIC
4、);end;architecture XT8_13_arch of XTS_13 isSYMBOLIC ENCODED state machine:SregO g,pe Sreg0_Upe is (S0. S l, 32, 53);signal Sreg0 : Sreg0_type;beginSreg0_machine: process (CLK)beginif ClKevent and CLK : lthencase SregO iswhen S0:12101Q 10 1 0 100001 001 010 000D1 010 100 10Q001 001 001 010 数字逻辑 设汁丨j
5、VHDL描述第八章部分习题解方怡冰Q Q Q QQ(=“000“;CR(=i 0SWQ Q Q Qnull;end case;end if;end process;end XT8 14 areh;曰QXT8 15 一 l i b r a IEEEu s e IEEE。s t d Io g i c 1164。a ;u s e IEEE。s t d _l o g i c _a r i t h 。a l Iu s e IEEE.s t d _l o g i c u n s i g n e d 。a l l ;e n Jb /XT8 15_FULL i sp o H(A“n STD_LOGIC VEC
6、TOR(5d o w n t o 0);CLKi n STD LOGIC;SL INDATAh STD LOGIC卜数 据 左 移SR NDATAi n STD LOGIC一数 据 右 移X i n STD_LOGIC VECTOR(2d o w n t O0)F o u t STD_LOGIC_VECTOR(5d o w n t o 0Qo u t STD LOGIC VECTOR(2d o w n t o o )e n d :123 数字j 罗 辑 哎汁i j Il DL描述第八章部分习题解 方怡冰a r c h i t e c t u r e XT8 15a Ic h o f XT8 1
7、5 FULLi ss i g n a l QQSTD LOGIC_VECTOR(5d o w n t o 0);t y p e Sr e g 0 t y p e i s (SL,SR,BING_IN,BING OUZZ o UT);s i g n a l s r e g 0s r e g 0 t y p e ;b e g i nSr e g 0 m a c h i n e p r o c e s s (CLK)b e g i ni f CLKe v e n t a n d CLK=i l t h e nc a s e s r e g O i sw h e n s L=QQ(5DOWNT00)F
8、 F null;end case;end if;end process:end XT8_1S*arch;XT816假设密码锁的密码输入键盘是常见的 4 4动 态扫描键盘,每 个键值最多可达 8位 ,125 数字逻辑 没汁!j VHDL描述 第 八章部分习题解I群 水4位 串行输入的密码可以预先存储在 A,B,C,D四个存储单元中,当按 F的 键值及顺序完全与 A,B,C,D及排列顺序相同时 密码锁打开,只 要有一次输入有芹,则 报警,其 中 E存储单元存 44动 态扫描键盘无键按 卜 时对应的键盘扫描输出值。程序中的 s l 是 状态机的初始状态,S2,s 4,甾,“ 分别表示按键值与 A,B
9、9C,D及排列顺序相同时的状态,s 3是 报警状态。 b r a Jy IEEE;u s e IE弓E。 s t d l o g i c 1164。a l l ;u s e IEEE.s t d l o g i c _a r i t h 。a “;use I E E E . std_ I ogicunsigned。a“ ;e n Jt y XT8 16FULL i sp o r t (A“n STD LOGIC_VECTOR(7d o w n t o 0)-4B:i n STD LOGIC VECTOR(7d o w n t o 0);-4Ci n s TD LOGIC VECTOR(7d o
10、 w n t o 0);-4位 串行密码的第一位输入值预置存储单元位 串行密码的第工位输入值顶置存储单元位 串行密码的第二位输入值预置存储单元CLKi n STD LOGIC;D h s TD LOGIC_VECTOR d o w n t o -叫位 串 行 密 码即第回位 输 八 值 预 置 存 储 单 元E i n s TD LOGIC_VECTOR d o w n t o 0l ;-无 键 按 下 时 对应 的 键 盘 扫 描 输 出 值 存 储 单 元REs ETh s TD LOGIC复 位 按 键,高电 平 有 效X i n s TD LOGIC VECTOR(7d o w n t
11、 o 0);一按 键 输入值K E Y O P E N o u t s T D L O G I C ; - 开 锁 信 号, 高电 平 有 效R _ T O _ P O L I C E out S T D _ L O G I C ) ; - 报警信号, 高电平有效e n d ; 中咔沐咔沐衤衤咔H c衤涞衤咔衤衤沐咔+ 冰冰本冰咔Ar c h i t e c t u r e XT8 16FULL a r c h o fXT816FULL i ss i g n a I Q:s TD LOGIC VECTOR(2d o w n t o0)type Sreg0_type is (S1. 52. 53
12、. 54. 55. 56);signal Sreg0: SregO_tvpe:beginSreg0_machine: process (CLK)besinEY o PEN:01J00Ll c EEY OPENKEY_OPEN KEY_OPEN KEY_OPEN KEY_OPEN :0;叫咖EBcBxQ咖.日日回日臼目日127 数字逻辑 设计j HDL描述 第八章部分习题解方怡冰X是输 入 的 密码 ,上图 中 X按串行 川 页 序 输 入 与 A,E,B,E-相同 的 值 时 ,密码 止 确 ,锁 打 开,即 KEY o PEN=l 。曰E曰曰B口C曰D曰X囵mm OPER TO Po田 巨
13、互 冫 C匝 二 咖000 tJ上图中 X按串行顺序输入 A,及 非 ABCDE有效值时,密 码不正确,锁 不打开并报警,即 R To POLICE=1。如果要设计一个可以使用的密码锁,还 有许多功能必须设计,冈 为本 u 是 习题集,为 了不离题,就 解到这里,有 兴趣的同学可以找任课教师探讨。XT817设计思路:设 计成最大模值为 10的 可变模值减法计数器,当 计数器减到 0口刂 输出报警信号,计 数器的输入时钟为l 分钟,将XT747稍加修改即可。LIBRARY IEEE;USE IEEE.STD LOGIC l 164。ALL;Us E IEEE。STD LOGIC UNs IGNE
14、D。ALL; 料料礻衤十+ 衤中咔十衤衤衤衤衤中衤平衤衤衤咔中+ 衤衤咔ENTITY XT817IsPORT(CLK,A,B,C,D,s ERESETIN STD LOGIC;QA,QB,QC,QD,廴TO POLICEOUT s TD LOGIC); END XT8 l 汴中中中中+ 衤+ 衤衤中中+ + + + 中衤中+ 卡+ + 衤咔艹衤咔衤衤衤衤ARCHITECTURE b e h a v OF XT8 17Iss IGNAL s EL,CQIs TD LOGIC_VECTOR(3Do NT00)=“0000“s IGNAL COU飞COUTs TD LOGICBEGNs EL=DP
15、PROCEs s (CLK,s EL)BEGINF C L K tE E N T A N D C L K = 】lT H E N 一检测时钟上升沿IF s ET- r THEN c QI(=s EL;ELs EIF CQI)“0000“ THENC Q I = C Q I 。l ; 一允许计数END IF;END IF;END IF;END PROCEs s Pl ;P2:PROCEs s (CQI)BEGIN128 数字逻辑设汁| j VHDL描述第八章部分习题解方怡冰IF CQI=“0000“ THEN COUT(彐r ;COu Tl =r ;ELs E COUT=10i ;COUT1=;END IF;END PROCESS P2;P PROCESs (COUT1)BEGINIF COUTl EVENT AND g o u Tl =9l 9THEN CQI(=CQI;END IF;END PROCESS P3;QA=CQI(0);QB(=CQ
