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1、译文高速 PCB 板的 EMC 设计过强的电磁辐射会使开关信号的传输受到影响，也会干扰电流。于是，高速数字系统迫使 PCB 设计者去探索新的设计技术。认识到这一点之后，电磁管理机构在澳大利亚初次建立了电磁兼容体系。电磁管理机构将这一分阶段引入的框架体系在两年内分四个阶段进行。初始阶段的开始时间是 1996 年 1 月 1 日。澳大利亚电子发展中心有计划的推出了两个进程：推进表面峰值设计和电磁兼容性设计。这两大进程同时在澳大利亚和新西兰展开。这些进程为电磁兼容性设计和规范提供了一个良好的学术背景。虽然许多电磁兼容性标准跟设备的框架（外壳） 、屏蔽、接地、绝缘有关，但是 PCB 工程师和设计者们更
2、必须把注意力放在传输线对高速信号传输的影响上。例如，不同用途的设计体系要求要有如之相匹配的固有域值要求。无论在什么情况下，逻辑体系都将受到具体使用场合的限制，多点接地或通过阻抗接地都会意味着降低线路等级或增加阻抗损耗。但对于功能产品和非功能产品有不同的临界系数，传输线的几何形状和多层设计会存在一个临界系数，导线阻抗、时钟信号斜率、串扰、线路平行、功率分配都会影响信号的完整性。市场上有很多 EDA 工具能够帮助控制这些问题，但对于一个具体的体系如果能够弄清电磁辐射和谐波产生的原因和影响就能够保证信号传输的完整性。辐射和天线在高频情况下，PCB 板的线路扮演了一个单极天线或环状天线的角色。不同类型
3、辐射的实质都相同电磁波。这些电磁波是由流过 PCB 环路形成的谐波组成。辐射强度与电流环路面积以及信号频率成正比。普通类型的辐射也是一种电磁波，该电磁波也是由电流流经无终止的线路（或为高阻抗设计）形成的这种辐射就好像一根单极性的天线，辐射大小跟线路长度和信号频率成正比。不幸的是，基波（复合波中频率最低的波）的高频成分更容易产生辐射，因为它的波长跟传输线路的尺寸相比要小的多，这样传输线路就好象一根单极天线，虽然谐波的幅值会随着频率的降低而增大，但电磁波的频率是由天线/线路的性质决定的。例如，界面信号频率的计算机仿真频率在 10 到 300 兆赫兹之间。哪种速度的设计应该考虑到波的传输是否仅与导体
4、中的电流有关呢？规则是这样的：当线路长度接近信号波长的 1/7 时，就必须考虑线路的重要性。如果系统信号频率为 300M，则 FR4 板的波长大概为 0.5 米,陶瓷中约为 100mm。时钟速度或上升/下降时间总的说来，系统时钟是一个比率重复的方波脉冲，这个脉冲所表示的信息为“1”或“0” ，脉冲边缘的陡度应尽可能的大，信号上升沿时间与信号频率的关系为：Tr=0.35/f其中 Tr 的单位为 ns，f 的单位为 GHz。表 1 所示为普通高速 IC 的上升沿时间与波长的关系：表 1 普通高速 IC 的上升沿时间与波长的关系TTL Schottky ECL GaAs输出上升沿时间（ns） 6-9
5、 2-3 0.45-0.75 0.05-0.20空气中的波长 (m) 6.8 205 0.52 0.086FR4 板中的波长(m) 3.1 1.2 0.24 0.04例如，对于 ECL：f=0.35/0.45=777MHz 。从这个函数关系式可以知道，电磁波在空气中的波长约为 375mm,在 FR4板中的波长为 175mm。所以，假如 FR4 板中的线路长度大于 25mm，那么就必须考虑线路设计对信号电磁特性的影响。因此，信号的上升和下降沿时间、信号时钟频率都将影响信号的临界速度，对于线路逐渐变窄或导线阻抗接近信号源阻抗的，就应该降低所加载的时钟信号的上升/下降沿的陡度。阻抗特性50 到 80
6、 欧姆的电阻经常被用在高速设计中，低阻值电阻容易导致过大的di/dt 串扰以及能量损耗和高发热量问题。大电阻不仅会产生大的串扰，同时也会产生对电磁敏感的电流和辐射。表 2 线路物理特性对阻抗的影响：变量 阻抗增加线宽 降低增加线长 上升增加设计面积 上升增大介电常数 降低来自单面或双面板的辐射不会被参考平面所传导，更确切的说，线路会对靠近它的区域造成串扰。有鞋敏感的区域应设置隔离或设法让串扰向外辐射。但是，多数 PCB 板都有接地和功率分配，这样线路就有可能被埋如离层，在走线附近设置参考平面，让信号电流流经这一平面，这个有用的平面提供了一个低阻抗的功率分配和必要的退耦处理。处于地线和电源线之间
7、的信号线应该设置屏蔽装置，以此来减少辐射（大于 45dB）和降低受干扰的几率，例如像 ESD 保护，它有利于对高速线路的保护、消除辐射对高速上升沿时钟信号的干扰。如果在平行面之间存在大的分布电容，那么地和电源平面都可以用做参考平面。Hewlett Packard 的最新研究发现，在外层板的中心会产生一个高达 20dB的辐射，而同样的测试表明埋入的线路和处于边沿的线路所受到的辐射是一样的。今年来，可以利用软件计算给定线宽线路层与层之间的阻抗和电压值，为了减少串扰，相邻面的走线应形成 90 度角。 （例如，第一层为水平、第三层为垂直、第四层为水平）噪声的形成在所有的电流中，时钟信号的电流有最高的重
8、复速率，而噪声源就是由数字电流产生。时钟周期和斜率是影响电流工作性能的主要因素。中心位置是时钟信号产生和分配辐射的最佳位置。夹杂在电流中的外来干扰会被抵消掉，其通过板的时候会被削弱，同时传输时间也会滞后。另外，较陡的上升下降沿时间也有利用减少噪声。在高速系统中时钟周期通常比信号从一个设备传到另一设备所需的时间要短，要让一个系统在高频情况下有一个较好的抗干扰特性，一个好的控制时间是必需的，对某些信号时钟斜率的调节作用也是必要的。延时的调节可以用软件来实现。组成密度=线路密度 =串扰总的来说，元器件的安装应尽可能的密集，采用贴片封装形式的元件有利于减小电路板的面积和降低传播时间。要做到这一点，走线
9、就必须彼此相互靠近，这样做的结果是会产生串扰，串扰就是脉冲能量以电磁波的形式从源线路传到受干扰线路。线路的临近部分、宽线分离处、低阻抗线路以及长的脉冲上升沿时间都会使双极性信号的强度受到削弱。Field Solver 软件被推荐用于线路特性阻抗、传导电压和串扰预测，如果线路时钟速度提高的话，那么这一步将变的必不可少的。要精确估算时延和串扰，多层板的层数必须设计成偶数。应该注意到，FR4 板材的绝缘稳定性会有多达20%的波动。逻辑电平不能混合将逻辑电平混合是不允许的，因为他们的震荡电压、噪声差数和逻辑水平不同。例如，TTL 电平电压波动有 3V，而 ECL 只有 100Mv 的直流噪声差数。如果
10、将这两种逻辑电平混合就会导致严重的偶合问题。对于高速设备，开关的高速动作过程会引起大的电流变化，如果多台设备的开关同时动作，那么只有在电源电压保持不边或电源无功率极限的前提下才能做到功率的正常分配。降低设备引线长度（贴片元件的优点之一） 、提高板的分布电容都有利于减少这些问题。退耦退耦电容的作用是在电源无应答的情况下为设备提供电流，高频开关动作会产生宽频带的电流，故必须为之配备从小到大的退耦电容以此来吸收不同频率的骚扰，因为一个固定容量的电容不可能提供一个很宽的偶合频率。电容的安装应该尽可能的靠近设备的电源入口，为了减小导线的分布电容，电容与电源线的连接线路的宽应大于 20mil，为了抑制共模
11、干扰，应尽可能缩短引线长度以及尽量避免引线经过或靠近散热板。钽电容（如 10F ）应匀称的分布安装，这种电容为开关动作所产生的低频成分提供瞬时电流。信号的混合和分离当数字设备和模拟设备同时做在一快 PCB 板上时，划分板的区域是必要的，即将模拟部分和数字部分分离开来，这样模拟和数字部分就可以各行其道，数字信号和模拟信号也不会相互干扰，即不会有模拟信号通过数字部分也不会有数字信号通过模拟部分。分离和分割用于影响电流的汇合，尤其是电流流经那些无偶合和有接地的区域。区域分离限制了高频电流和回路，这样高频电流就不会通过或临近低频电流，以此来避免串扰的产生。屏蔽和大型零部件大型的塑料方块扁平封装元件的安
12、装需要圈出特别的区域。同样一片硅块用 GPA 或 BPA 封装也可以实现。GPA 或 BPA 封装的芯片的背面具有更高的散热性能，它的被面不仅仅用做散热之用还具有抗干扰的作用，即有 EMI 屏蔽作用。线路应当避免线路以 90 度教拐弯。对于这一问题的讨论很是激烈，但是像对频率和时钟上升沿的讨论激烈程度还在上升，90 度角的转弯回引入过大的分布点燃和导致一个小的阻抗特性变化。这将在高频条件下当电流流经角度尖端时产生严重的后果。45 度的转角使两条线路之间具有最小的走线。以线路宽度为半径弧线转弯是最有利于高速信号的传输。结束语最优的电流速度和密度竞争迫使设计者把更多的精力投入到 PCB 线路设计对
13、信号传输的影响上。为了更精确地预知线路区域所存在的潜在问题、尽可能地减小干扰、减少受干扰的机率以及检验他们的设计，今天的 PCB 板设计者们不仅仅需要注意 EMC 设计同时也要求他们能利用软件去分析板的分布物理特性。当时钟频率接近 50MHz 时信号的完整性问题就应当予以重视。原文EMC Design for High Speed PCBsExcessive emission of electromagnetic waves associated with transmitting switching signals and the susceptibility of circuits, wi
14、thin the high-speed digital system are forcing PCB designers to develop new design techniques. In recognition of this, the Spectrum Management Agency (SMA) has introduced an electromagnetic compatibility (EMC) framework in Australia. The phase-in time frame proposed by the SMA is divided into four s
15、tages over two years, beginning January 1, 1996. The Australian Electronics Development Centre (AEDC) regularly presents two courses: Advanced Design for Surface Mount Technology (SMT) and EMC - Solving the Problem in both Australia and New Zealand. These courses provide excellent background knowled
16、ge for both EMC design and compliancy. Although the majority of EMC compliance issues are associated with equipment chassis shielding/grounding and cabling, PCB engineers and designers must pay attention to transmission line effects in high speed designs. For example, the inherent timing requirements of a design will dictate the use of different device families. Wherever possible, these logic families should be confined geographically. Multiple pin grounds or control
