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1、FPGA 课程设计报告 题 目： 简易电子琴设计及FPGA 功能验证 院 系： 电子工程学院 专业班级： 学生姓名： 导师姓名： 黄海生 起止时间： 2012-6-18 至 2012-6-29 2012 年 6 月 29 日目录 1.任务.2 2.目的.2 3.使用环境.2 4.FPGA 课程设计详细内容.2 4.1 技术规范.2 4.1.1 总体描述.2 4.1.2 结构框图.2 4.1.3 引脚描述.3 4.1.3 应用范围.5 4.2 设计方案.5 4.2.1 顶层方案设计.5 4.2.2 顶层模块程序.7 4.3 功能验证方案及源程序.74.3.1按键输入控制模块方案设计及源程序.74
2、.3.2控制模块方案设计及源程序.84.3.3LCD 驱动模块方案设计及源程序.11 4.4 电路设计及功能仿真报告.19 4.5 综合及布局布线报告和引脚分布报告.21 4.6 硬件测试结果报告.21 5.课程设计的心得体会.22 6.参考资料.22 1 任务：a、设计一个简单电子琴。 （内置 24首简单音调曲） b、用 FPGA 开发板的按键可选择演奏内置曲调，用数码管显示当前演 奏的哪个演奏曲目或停止。 c、要求电子琴具有自主选择，自动播放所选曲目或停止曲目。 2 目的： a、在掌握计算机组成原理理论相关的基础上，了解 EDA技术，掌握 Verilog HDL 硬件描述语言的设计方法和思
3、想，通过学习的 Verilog HDL 语言 结合电子电路的设计知识理论联系实际，掌握所学的课程知识； b、深入学习Verilog HDL、FPGA，了解其编程环境； c、学会运用 Modelsim 和 Quartus II等编程仿真软件； d、将硬件语言编程与硬件实物功能演示相结合，加深理解 Verilog HDL、FPGA 的学习； 3 使用环境 (软件/硬件环境，设备等) 软硬件环境： 软件：Quartus II 7.2, Modelsim6.1； 硬件环境：DEII 开发板； 设备：PC 一台，USB 下载线，FPGA 开发板及电源。 在 EDA 软件平台上，根据硬件描述语言 Veri
4、log 完成的设计文件， 自动的完成逻辑编译、化简、分割、综合及优化、布局布线、仿真、 目标芯片的适配编译、逻辑映射和编程下载等工作。 Verilog HDL 语言，用 Modelsim 进行前仿真，以及代码的生成，验证 程序验证，也可进行综合。用 Quartus II 进行后仿真。 4 FPGA 课程设计详细内容 4.1 技术规范 4.1.1 原理 简易电子琴的设计通过软硬件结合实现，硬件系统包括主控制器芯片、 LED、蜂鸣器等，软件资源包括编写 Verilog HDL 程序的应用软件 Modelsim 和 仿真软件 Quartus II。电子琴有自动播放功能。 播放功能中有三首曲子。程序共
5、有六个模块，分别为主模块、数码管显示 模块、分频模块、计数器模块、存储器模块、音频输出模块。硬件实现是用一个数码管显示当前播放的曲目，另外四个按键 key1、key2 用来选择曲目。通过 主模块调用各模块实现电子琴的功能。 乐曲演奏的原理： 乐曲演奏的原理：组成乐曲的每个音符的频率值(音调)以及持续时间（音长） 是乐曲能持续演奏所需的两个基本数据，因此只要控制输出到扬声器的激励信 号的频率的高低和持续的时间，就可以使扬声器发出持续的乐曲声。 音调的控制 频率的高低决定了音调的高低。音乐的十二平均率规定：每两个八度音（如 简谱中的中音 1 与高音 1）之间的频率相差一倍。在两个八度音之间，又可
6、分为十二个半音，每半个音的频率比为 。另外，音名 A(简谱中的低音 6) 的频率为 440HZ，音名 B 到 C 之间，E 到 F 之间为半音，其余为全音。由 此可以计算出简谱中从低音 1 至高音 1 之间的每个音名对应的频率如图所 示: 音名 频率(HZ) 音名 频率(HZ) 音名 频率(HZ) 低音 1 261.6 中音 1 523.3 高音 1 1046.5 低音 2 293.7 中音 2 587.3 高音 2 1174.7 低音 3 329.6 中音 3 659.3 高音 3 1318.5 低音 4 349.2 中音 4 698.5 高音 4 1396.9 低音 5 392 中音 5
7、784 高音 5 1568 低音 6 440 中音 6 880 高音 6 1760 低音 7 493.9 中音 7 987.8 高音 7 1975.5 所有不同频率均从同一基准频率分频得到。将分频数四舍五入进行取整，并 尽量减小误差。在本设计中选取 5MHZ 作为基准频率。从下表中可以看出 最大分频系数为 11468，采用 14 位二进制计数器分频可满足要求。此外还 应给出预置数，对应不同的预置数，只需加载不同的预置数即可。采用加载 预置数实现分频的方法比采用反馈复零法节省资源，实现起来更加容易。 音名 分频比 预置数 音名 分频比 预置数 音名 分频比 预置数 低音 1 9557 6826
8、中音 1 4777 11606 高音 1 2389 13994 低音 2 8512 7871 中音 2 4257 12126 高音 2 2128 14255 低音 3 7585 8798 中音 3 3792 12591 高音 3 1896 14487 低音 4 7159 9224 中音 4 3579 12804 高音 4 1790 14593 低音 5 6378 10005 中音 5 3189 13194 高音 5 1594 14789 低音 6 5682 10701 中音 6 2841 13524 高音 6 1420 14963 低音 7 5062 11321 中音 7 2531 13852
9、 高音 7 1266 15117 音长的控制 音符的持续时间须根据音乐的速度及每个音符的节拍数来确定。如果设定全音符的持续时 间为 1S 的话，假设产生 4 分音符，则产生四分频即可实现四分音符的时长，并提供 4HZ 分频器。如图为乐曲演奏的原理图，其中，乐谱产生电路用来控制音乐的音调和时长。控 制音调通过设置计数器的预置数来实现，预置不同的数值会可以使计数器产生不同频率的 信号，从而产生不同的音调。控制音长是通过控制计数器预置数的停留时间来实现的，预 置数的停留时间越长，则该音符的演奏时间越长，如 2 分音符，在记谱时将该音符记录两 次即可。 4.1.2总体方案 本次设计课程的目的是让我们在
10、学习 verilogHDL 的基础上更加深入的了解硬件设计语言的 功能、作用及其特征，并且将我们的动手能力与创新能力结合起来。 本次试验的总体框图为：设计框图说明4.1.3引脚描述 信号名 输入/输出 目标/源 功能描述 CLKInput Pin 主时钟频率，5MHZ，占空比 为 1：1 DIRInput Pin 使能端，控制时钟产生，以及 读写同步 OUT Output Pin 输出乐曲信号(方波形式) SCREEN Output Pin 数码管显示信号 4.1.4 顶层划分 顶层模块说明： 1D 触发器：实现信号读取，产生内部使能端，控制分频器； 2分频器: 实现与基准时钟同步操作，读取存储器数据进行分频操作，实 现音调与音长的改变与输出； 3节拍发生器: 根据使能端，产生对应的频率产生对应音符时长； 4存储器：实现将预置数传送给分
