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1、. 触发器在这一节中,向大家介绍一种最基本的存储电路触发器（flip-flop）。触发器具有以下基本特点：（）具有两个稳定的（和）状态，能存储一位二进制信息；（）根据不同的输入，可将输出置成或状态；（）当输入信号消失后，被置成的状态能保存下来。.2.1 基本触发器一电路结构及逻辑符号在本书第三章里，我们讲了各种门电路，若把两个反相器按照 a图的形式连接起来，可以看出，A 点和 B点信号是反相的，而 A点和 C点始终保持同一电平。这样，可以把 A，C 视为同一点（下面的 b图和 c图）。在 C图中，A，B两点始终反相，而且电路状态稳定，在没有外界干扰或者触发的状态下，电路能够保持稳定的输出。(这
2、一点,大家可以稍作分析即可得知)。d 图是 c图的习惯画法。将 D图加上触发端，就构成了基本 RS触发器。下 a图示出了基本 RS触发器的逻辑图和符号。它由两个与非门交叉耦合组成，有两个输入端（触发端）A 和 B。基本 RS触发器有两个稳定的状态：一个是 Q=1，Q *=0的 1状态（Q，Q * 分别表示触发器的同相和反相输出端，如果 Q端输出为 1，则称触发器为 1状态，如果 Q端输出为 0，则称触发器为 0状态），另一个是 Q=1，Q *=1的 0状态。正常工作时，Q 和 Q*是一对互补的输出状态。两个输入端 A，B 中，使 Q=1的输入端称置位端（Set），使 Q=0的端称复位端（Res
3、et），上图的 A端和 S非端（S *）称置位端，B 端和 R非端（R *）称复位端，上面设计的 R-S触发器用的是与非门，有效触发器输入端所有可能出现的信号和相应的输出端的状态列成一个表，称为触发器的特性表或功能表，其表如下：（表 6.2.1）R S QN QN+1 说明0 0 0 不允许 不满足约束条件0 0 1 不允许 不满足约束条件0 1 0 0 置 00 1 1 0 置 01 0 0 1 置 11 0 1 1 置 11 1 0 0 保持原态1 1 1 1 保持原态表 6.2.1 列出了与非门组成的基本 RS触发器输入 R,S，现态 Qn和次态 Qn+1关系的功能表。由表可以看出：基本
4、 RS触发器具有保持功能；当 R=0(S=1)时，触发器具有置功能，将 R端称为复位端，低电平有效；当 S=0(R=1)时，触发器具有置功能，将 S端称为置位端，低电平有效；由与非门组成的基本触发器输入低电平有效。Q n , Qn+1表示前后两个离散时间触发器的状态，上标 n和 n+1均表示前后两个离散的时间.注意:当 R,S端均为 0时，由于基本 RS触发器是触发器正常工作时，不允许出现 R和 S同时为 0的情况，规定了约束方程 SR=1（6.2.1）.触发器正常工作时，S 和 R应满足这一约束方程，使其成立。我们用或非门同样可以组成基本 RS触发器，见下图。此时的触发信号为高电平触发。二基
5、本触发器的动作特点基本 RS触发器是触发器各端信号电平的对应关系：将特性图左旋 90度，形成下面表格。Qn+1 * * 0 0 1 1 0 1Qn 0 1 0 1 0 1 0 1S 0 0 1 1 0 0 1 1R 0 0 0 0 1 1 1 1 用高电平表示 1，低电平表示 0，即形成下面的图形，称之为波形图。我们可以根据特性表中 Qn+1 Qn S R的对应关系，对给定的任一组 Qn S R波形，画出 Qn+1的波形来。例 6.2.1 对用与非门构成的基本 RS触发器，试根据给定的输入信号波形对应画出输出波形。在开始画波形图的时候最好将输入波形的前后沿均用虚线描出，然后在虚线所分割的每一个
6、区间内分析相对应的输出波形。.2.2 门控 RS触发器和 D锁存器在数字系统中，往往会含有多个触发器，为了使系统协调工作，引入一个控制信号。系统的这个控制信号通常叫做时钟信号。一门控触发器门控触发器的工作受一个控制信号控制，该控制信号常称为使能信号 E。我们回忆一下第三章学过的与门电路，与门电路的表达式为 Y=AB，当 B=1时，Y=A，当 B=0 时，不论 A是何值，Y 都等于 0。我们可以把 B 看作控制信号来控制 A的输入。下图中，当 B=1时，表示控制开关闭合，则有 Y=A，当 B=0时，开关断开。信号 B 就是使能信号。其他门电路例如或，或非，与非等都可以用做门控电路。门控触发器的电
7、路结构及逻辑符号与非门构成的门控 RS触发器是在基本 RS 触发器的基础上加上门控电路。右图是它的逻辑符号。显而易见，门控 RS触发器输入电平为高电平有效。门控 RS触发器功能表（*号表示任意状态）例：试根据给出的 E，R，S 画出门控 RS触发器的输出波形。二锁存器电路结构及逻辑符号从分析门控 RS触发器功能表我们可以得知，RS 触发器正常工作时其 R，S输入端信号必然互为反相，这样，我们在 R，S 之间接一个反相器，就可以用一个输入信号就可以同时控制 R，S 两个输入端，这种改进的同步 RS触发器称做D锁存器。D 锁存器是在门控 RS触发器的基础上构成的，其中 D是输入端。E是使能端，右图
8、是它的逻辑符号。工作原理A当 E=0时：控制门被封锁，触发器保持原态不变。 n+1= n（E=0 时）B当 E=1时：控制门开启， n+1=D（E=1 时）由于 D锁存器只有一个输入信号，解决了 RS触发器输入信号间有约束的问题。下面是 D锁存器的功能表。E D Qn+10 * Qn1 0 01 1 1例 6.2.3：试根据给定的 E 和 D的波形，对应画出 D触发器输出 Q的波形。三门控触发器的动作特点通过对以上门控 RS触发器和 D锁存器的分析可以看出：在 E的有效期间它们分别接收 R，S，和 D的信号；在 E处于无效期间，触发器锁存了 E有效期结束瞬间的状态，并保持不变；由于在 E有效期
9、的全部作用时间里，输入信号 R，S 或 D的变化部将引起触发器输出状态的变化，若输入信号在下有效期内多次变化，触发器的输出也将随之多次变化，故有时说这类电路在下有效期间，输入到输出是“透明”的。.主从型触发器由于门控触发器在 E有效期间，输出状态会随输入信号的改变多次变化。如下图，门控 D触发器在 E有效期间，Q 输出有多次翻转。有时为了便于控制，希望每来一个控制信号，触发器的状态最多翻转一次。主从型触发器具有这种特点，其控制信号称为时钟信号，用 CP表示。一主从型触发器电路结构及逻辑符号主从型触发器由两个结构相同的门控触发器组成，分别称为主触发器（左）和从触发器（右）。主和从触发器分别由两个
10、相位相反的时钟信号CP，CP 控制。工作原理从波形图上可以看出，当 CP=1时，主触发器启动，Q1 端随 S1不断翻转，但从触发器关闭，其输出 Q2保持原态。，在 CP的下降沿（CP 从 1到 0转换）主触发器关闭，从触发器开启，Q1 信号作为 S2（从触发器的置 1端）将 Q2置1。如果在 CP的下降沿时 Q1=0，则可将 Q2置 0，见下图。因此，在 CP的一个变化中，主从触发器的输出（即从触发器的输出）只可能改变一次。由于输入是基本 RS触发器，所以触发器的输入端 R和 S间仍存在约束。二主从型触发器电路结构及逻辑符号主从型 JK触发器是在主从型 RS触发器的基础上加上适当连线构成，它将
11、从触发器的输出 Q和 Q分别接回至主触发器接收门的输入端（上图的红线和蓝线），输入信号命名为 J和 K。工作原理当 Q2=1时，Q2 *的 0信号使 S1输入端关闭，而 Q2的 1信号引至复位控制端，即 R1所在的三输入与非门，打开此门，此时电路的有效输入只能是 R1，即有效操作只能是置 0（复位）。当 Q2=0时，表明下一步有效操作只能是置 1，此时图中打开 S1置位端，关闭 R1复位端。主从 JK触发器功能表（CP 有效期间）J K QN QN+1 说明0 0 0 0 保持0 0 1 1 保持0 1 0 0 置 00 1 1 0 置 01 0 0 1 置 11 0 1 1 置 11 1 0
12、 1 翻转1 1 1 0 翻转例 6.2.4 试根据给定的 CP，J，K 的波形，画出主从型 JK触发器输出 Q的波形。设触发器的初始状态 Q=0。三主从型触发器的动作特点通过以上对主从型 RS,JK触发器工作原理的分析，可以看出：触发器的动作分两步进行，在 CP=1期间,触发器接收输入信号，输出保持原态不变;当 CP下降沿到来时，确定触发器的输出 Q。主触发器本身是一个门控 RS触发器，所以在 CP=1的整个期间，输入信号都将对主触发器起作用。对于主从 JK触发器，若在 CP=1，输入信号的状态发生多次变化可能导致触发器输出逻辑错误。. 边沿触发型触发器什么是边沿触发器：前面讲过，门控触发器
13、在整个 E信号有效期间均可发生翻转，这种类型的触发器称为电平触发器，电平触发器的结果是在 E有效期间允许多次翻转，见上节。为了增强触发器的可靠性和提高抗干扰能力，希望触发器的状态变化仅仅取决于时钟信号触发沿到来时输入信号的状态，即电路翻转时刻仅仅控制在触发脉冲的上升或者下降的边沿，这类触发器叫边沿触发型触发器。由于边沿触发器在没有触发信号时保持不变，而触发时间又非常短，所以，边沿触发器有比较高的可靠性和提高抗干扰能力。下图为电平触发和边沿触发的触发信号波形。本节介绍维持一阻塞型触发器，它是一种时钟上升沿触发的边沿触发型触发器。一电路结构上图示出了由六个与非门构成的维持一阻塞型 D触发器的逻辑图
14、。其中最右面的两个是用与非门构成的基本 RS触发器。是输入端。二工作原理当 CP=0时，CP 信号关闭了下图之间的两个与非门，使其输出为 1，基本 RS触发器的输入是低电平触发，所以 RS触发器的输出保持原态不变。当上升沿到来且 D=1时：各点电平如下，触发器置 1。当上升沿到来且 D=0时：各点电平如下，触发器置 0。三具有异步复位、置位功能和多输入端的维持阻塞 D触发器异步复位是指无论是在 CP=1或是在 CP=0期间，只要异步复位端 RD=0都立即能将触发器复位（触发器输出 Q=0），且当 RD=0信号撤消后，触发器仍能保持”0“状态，直到下一个 CP有效的边沿到来时为止；同样有 SD=
15、0异步置位。下图就是具有异步置位/复位端的维持阻塞 D触发器。R D称异步复位端，S D称异步置位端。四边沿触发型触发器的动作特点从以上分析看出，边沿触发型触发器的次态仅取决于 CP触发沿到达时输入信号的逻辑状态。为了使触发器可靠工作，输入信号应先于 CP触发沿一个时间建立稳定的值，这段时间称为建立时间；并在 CP触发沿过后，需维持一段时间再撤除，这段时间称为保持时阎。例.2.6a边沿触发型 D触发器如下图所示。分析电路功能并根据给定的波形。对应画出输出 Q 的波形。设初态 Q=0。例.2.6b 边沿触发型 JK触发器如下图所示。分析电路功能并根据给定的波形。对应画出输出 Q 的波形。设初态
16、Q=0。例 6.2.9 触发器电路如图所示，分析电路功能，井根据给定的输入波形画出输出 Q的波形，设触发器初始状态均为。解：图中 FF0是 CP下降沿触发的边沿 JK触发器，FF1 是 A信号上升沿触发的边沿 D触器，RD 是异步复位信号，低电平有效。相应波形如图所示。分析：在给定的 A信号的七个脉冲中，有四个上升沿使 FF1置 0，两个上升沿使 FF1置 1。第一个上升沿没有用。CP 只有两个下降沿，因为 FF0的J=K=1，接成翻转触发器，所以 CP的下降沿使 FF0翻转两次均是从 0到1，FF0 的从 1到 0是异步复位。. 触发器的逻辑功能及其描述方法一触发器的逻辑功能及真描述方法前面我们向大家介绍了各种触发器,现在大致给它们分一下类.按触发器的结构分类：有基本 RS触发器、门控 RS、主从型
