《CMOS模拟集成电路设计_ch18版图》由会员分享，可在线阅读，更多相关《CMOS模拟集成电路设计_ch18版图（23页珍藏版）》请在金锄头文库上搜索。
1、CMOS模拟集成电路设计,版图,2018/2/18,提纲,2,提纲,1、概述2、模拟电路的版图技术3、衬底耦合,2018/2/18,概述,3,1、概述,版图,设计规则：最小宽度、间距、包围、延伸,latchup、ESD、天线效应,2018/2/18,模拟电路的版图技术,4,2、模拟电路的版图技术,2.1 叉指晶体管,叉指晶体管可以降低S/D结面积和栅电阻；设计时，栅电阻应小于其跨导的倒数；低噪中，栅电阻是1/gm的1/5到1/10,叉指数N周边电容CP,2018/2/18,模拟电路的版图技术,5,2.2 对称性,2018/2/18,模拟电路的版图技术,6,2.2 对称性（续）,2018/2/1
2、8,模拟电路的版图技术,7,2.2 对称性（续）,2018/2/18,模拟电路的版图技术,8,2.3 参考源的分布,2018/2/18,模拟电路的版图技术,9,2.3 参考源的分布（续）,减小失配,2018/2/18,模拟电路的版图技术,10,2.4 无源器件,电阻,2018/2/18,模拟电路的版图技术,11,2.4 无源器件（续）,电阻,NWELL电阻,2018/2/18,模拟电路的版图技术,12,2.4 无源器件（续）,电阻,工艺导致的变化20% 30%,2018/2/18,模拟电路的版图技术,13,2.4 无源器件（续）,电容,工艺导致的变化5% 20%,2018/2/18,模拟电路的
3、版图技术,14,2.4 无源器件（续）,电感,片上螺旋电感:D: 直径W: 线宽S: 间距N: 圈数参数:D, 决定于面积约束.W, S 和 N根据优化以下参数得到Desired inductance LHigh quality factor QHigh self-resonant frequency fSR,2018/2/18,模拟电路的版图技术,15,2.4 无源器件（续）,电感,D: 直径:D Q but fsr as parasitic capacitance between substrate and the spiral increases.A good design usuall
4、y has D Wopt, skin effects appear in metal traces, increasing Rs.A good design uses 10 mm W 20 mmS: 间距Spacing should be as small as possible.S L as mutual inductance decreases.Use minimum metal spacing in the technologyN: 圈数Use a value that gives a layout convenient to work other parts of circuits,2
5、018/2/18,模拟电路的版图技术,16,2.5 连线,利用差动信号将串扰转换成共模干扰,屏蔽,电压降,2018/2/18,17,2018/2/18,衬底耦合,18,3、衬底耦合,衬底耦合效应,2018/2/18,衬底耦合,19,减小衬底耦合效应的措施,采样差动电路形式,数字信号与时钟以互补形式分布,采样更精确的工作模式，如信号采样,使与衬底相连的内引线的电感最小,保护环,2018/2/18,衬底耦合,20,减小衬底耦合效应的措施,地反射,由于电路的瞬间大电流，造成相对于“外部地”的衬底电压反射,因此，衬底与芯片内部的“地”连接到一起连接到外部，并且模拟与数字分开,2018/2/18,衬底耦合,21,减小衬底耦合效应的措施,地反射（续）,衬底应与那个“地”相连？,与瞬态电流以及LA、LD的大小决定。,2018/2/18,衬底耦合,22,减小衬底耦合效应的措施,地反射（续）,由于地反射，单端输入的参考电位会受到严重影响。可采用差动的工作方式。,2018/2/18,小结,23,小结,版图技术：设计规则：设计者与foundry的interface对称性衬底耦合：减小衬底耦合噪声地反射,
