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1、实验一、基本门电路一、实验目的熟悉主要门电路的逻辑功能 二、电路介绍主要的门电路包括与非门，或非门和与或非门。在数字电路中广泛应用。无论大规模集成电路多么复杂，但内部也还是由这些基本门电路构成，因此，熟悉它们的功能十分重要。本实验与非门采用 74LS00 二输入四与非门；或非门采用 74LS02 二输入四或非门；非门采用 74LS04 六非门。外引线排列图见下图所示。三、实验内容及方法：(1)测量与非门的逻辑功能将 74LS00 插入实验箱面板上的 IC 插座，输入端分别接“逻辑电平”输出，由逻辑开关控制，接高电平“1”或低电平“0” 。输出端接至 LED“电平显示”输入端。当与非门输出高电平
2、时，LED 亮，低电平时 LED 灭。按图接线，检查无误方可接电。与非门二个输入端 1，2，分别为表格所列状态时，读出输出端 3 的逻辑状态，填入下表中。14 Vcc12 371/474LS00接逻辑电平 接电平显示输入端 输出端1 2 LED 逻辑状态1 11 00 10 0(2)测量或非门的逻辑功能将 74SL02 插入实验面板上的 IC 插座，输入端分别接“逻辑电平”输出，由拔动开关控制，接高电平“1” 、低电平“0” ，输出端接到 LED 的“电平显示”输入端，输出高电平时 LED 亮，低电平时 LED 灭。按图接线，检查无误方可接电。或非门输入端 2，3 分别为下表所列状态时，读出输
3、出状态，填入表内。输入端 输出端2 3 LED 输出状态0 00 11 1(3)测量非门的逻辑功能将 74LS04 非门插入实验箱面板上的 IC 插座，验证一组输入输出逻辑关系。输入端接“逻辑电平” ，输出端接“电平显示 ”，由 LED 显示电平，按图接线，检查无误后方可接电源。由逻辑开关控制，使输入端 1 分别为下表所列状态，将输出端显示状态，填入下表中。14 Vcc2 1371/474LS02接逻辑电平 接电平显示14 Vcc1 271/674LS04接逻辑电平 接电平显示输出端输入端LED 输出状态01三、思考题1、 用上述三种芯片，能否实现单独的与门、或门（画出实验电路连线图）四、仪器
4、与材料：1、 电子实验箱2、 74LS00 芯片、74LS02 芯片、74LS04 芯片实验二 数据选择器一、实验目的:1 熟悉中规模集成数据选择器的逻辑功能及测试方法2 学习用集成数据选择器进行逻辑设计二、实验原理数据选择器是常用的组合逻辑部件之一。它由组合逻辑电路对数字信号进行控制来完成较复杂的逻辑功能。它有若干个数据输入端 D0,D1,若干个控制输入端 A0,A1,和一个输出端 Y0。在控制输入端加上适当的信号，即可从多个输入数据源中将所需的数据信号选择出来，送到输出端。使用时也可以在控制输入端上加上一组二进制编码程序的信号，使电路按要求输出一串信号，所以它也是一种可编程序的逻辑部件。中
5、规模集成芯片 74LS153 为双四选一数据选择器，引脚排列如下图所示，其中D0,D1,D2,D3 为四个数据输入端，Y 为输出端，A1,A2 为控制输入端（或称地址端）同时控制两个四选一数据选择器的工作， 为工作状态选择端（或称使能端） 。74LS153 的逻G辑功能如表一所示，当 1 （=2 ）=0 时，电路正常工作，被选择的数据送到输出端，如果 A2A1=01,则选中数据 D1 输出。当 =0 时，74LS153 的逻辑表达式为G 3012010101 DAADY数据选择器是一种通用性很强的中规模集成电路，除了能传递数据外，还可用它设计成数码比较器，变并行码为串行及组成函数发生器。用数据
6、选择器可以产生任意组合的逻辑函数，因而用数据选择器构成函数发生器方法简便，线路简单。对于任何给定的三输入变量逻辑函数均可用四选一数据选择器来实现，同时对于四输入变量逻辑函数可以用八选一数据选择器来实现。应当指出，数据选择器实现逻辑函数时，要求逻辑函数式变换成最小项表达式，因此，对函数化简没有意义的。三、实验内容:1 测量 74LS153 双四选一数据选择器的逻辑功能地址线、数据输入端、使能端接逻辑开关，输出端接 01 指示器按表逐项进行验证数据选择器的逻辑功能填入表一：输入 输出G A1 A2 Y1 X X0 0 00 0 10 1 00 1 12 用 74LS153 实现下述函数五、实验报告
7、要求1、 总结 74LS153 的逻辑功能2、 论证自己设计的逻辑电路的正确性及优缺点六、仪器和材料: 1、74LS00 二入与非门2、74LS20 四二入与非门3、实验面板实验三 组合逻辑电路一、实验目的: 熟练掌握一个组合逻辑电路的设计方法，并会应用电路实现二、实验内容:要求学生自行设计一个三输入变量的多数表决电路要求有完整的设计过程，自行组建电路，并记录结果。三、实验报告要求1、 论证自己设计的逻辑电路的正确性及优缺点2、 写出心得体会四、仪器和材料:根据学生设计方案选取实验四 触发器一、实验目的:熟悉触发器逻辑功能与测试方法二、实验原理触发器是具有记忆功能的二进制信息存贮器件，是时序逻
8、辑电路的基本单元之一，构成函数 F=AC+B+AC触发器按逻辑功能可分 RS、JK 、D、T 触发器；按电路触发方式可分为主从触发器和边沿触发器两大类。下图 1 所示电路由两个“与非”门交叉耦合而成的基本 RS 触发器，它是无时钟控制低电平直接触发的触发器，有直接置位、复位的功能，是组成各种功能触发器的最基本单元。基本 RS 触发器也可以用两个“或非”门组成，它是高电平直接触发的触发器。下图 2 所示是 74LS00 芯片引脚图，四入与非门引脚图。图 2 图 1JK 触发器是一种逻辑功能完善，通用性强的集成触发器，在结构上可分为主从型 JK触发器和边沿型 JK 触发器，在产品中应用较多的是下降
9、沿触发的边沿型 JK 触发器。JK触发器的逻辑功能：它有三种不同功能的输入端，第一种是直接复位、置位输入端，用和 表示。在 =0， =1 或 =0， =1 时，触发器将不受其它输入端状态影响，使触RSRS发器强迫置“1” （或置“0” ） ，当不强迫置“1” （或“0” ）时， 和 都应置高电平。第RS二种是时钟脉冲输入端，用来控制触发器触发翻转（或称作状态更新） ，用 CP 表示（在国家标准符号中称作控制输入端，用 C 表示） ，逻辑符号中 CP 端处若有小圆圈，则表示触发器在时钟脉冲下降沿（或负边沿）发生翻转，若无小圆圈，则表示触发器在时钟脉冲上升沿（或正边沿）发生翻转。第三种是数据输入端
10、，它是触发器状态更新的依据，用 J,K 表示。JK 触发器的状态方程为： nnQKJ1本实验采用 74LS112 型双 JK 触发器，是下降边沿触发的边沿触发器，引脚排列如图所示：三、实验内容:(1) 按图 1 用与非门 74LS00 构成基本 RS 触发器R S Q Q1 010 11 00 110 0(2)测试双 JK 触发器 74LS112 逻辑功能 测试 RD,SD 的复位,置位功能任取一只 JK 触发器,R D,SD,J,K 端接逻辑开关,CP 端接单脉冲源,Q 和 Q 端接电平批示器,按表 2 要求改变 RD,SD(J,K,CP 处于任意状态),并在 RD=0(SD=1)或 SD=
11、0(RD=1)作用期间任意改变 J,K 及 CP 的状态,观察 Q 和 Q 状态,记录之 .RD SD J K CP Q Q0 1 X X X1 0 X X X 测试 JK 触发器的逻辑功能按表要求改变 J,K,CP 端状态,观察 Q 和 Q 状态变化,观察触发器状态更新是否发生在CP 脉冲的下降沿( 即 CP 由 1 变 0),记录之.Qn+1J K CPQn=0 Qn=10 10 01 00 10 11 00 11 01 00 11 11 0 将 JK 触发器的 J,K 端连在一起,构成 T 触发器CP 端输入 1HZ 连续脉冲,用电平指示器观察,Q 端变化情况.CP 端输入 1HZ 连续
12、脉冲,用双踪示波器观察 CP,Q,Q 的波形,注意相位和时间关系,描绘之.四、实验报告要求1、 列表整理各类型触发器的逻辑功能2、 总结 JK 触发器 74LS112 和基本 RS 触发器的特点 五、仪器和材料: 1、74LS112 边沿 JK 触发器2、74LS74 边沿 D 触发器3、74LS00 二入与非门4、电子实验箱实验五: 集成计数器一、实验目的:熟悉集成单元计数器的使用二、实验原理计数器是一种重要的时序逻辑电路，它不仅可以计数，而且用作定时时控制及进行数字运算等。按计数功能计数器可分加法、减法和可逆计数器，根据计数体制可分为二进制和任意进制计数器，而任意进制计数器中常用的是十进制
13、计数器。根据计数脉冲引入的方式又有同步和异步计数器之分。1、 中规模十进制计数器中规模集成计数器品种多，功能完善，通常具有预置、保持、计数等多种功能。74LS192 芯片逻辑引脚如图所示：说明如下：当清除端为高电平“1”时，计数器直接清零（称为异步清零） ，执行其它功能时，CR 置低电平。当 CR 为低电平，置数端 为低电平时，数据直接从置数端 DA,DB,DC,DD 置入计数LD器。当 CR 为低电平， 为高电平时，执行计数功能。执行加计数时，减计数端 CPD 接高电平，计数脉冲由加计数端 CPU 输入，在计数脉冲上升沿进行 8421 编码的十进制加法计数。执行减计数时，加计数端 CPU 输
14、入高电平，计数脉冲由减计数端 CPD 输入，在计数脉冲上升沿进行 8421 编码十进制减法计数。2、 计数器的级联使用一只十进制计数器只能表示 0-9 十个数，在实际应用中要计的数 往往很大，一位数是不够的，解决这个问题的办法是把几个十进制计数器级联使用，以扩大计数范围。如图 3 所示，为两只 74LS192 构成的加计数级联电路图，连接特点是低位计数器的 CPU端接计数脉冲，进位输出端 接到高一位计数器的 CPU 端。在加计数过程中，当低CO位计数器输出端由 1001 变为 0000 时，进位输出端 CO 输出一个上升沿，送到高一位的 CPU 端，使高一位计数器加 1，也就是说低位计数器每计
15、数满个位的十个数，则高位计数器计一个数，即十位数。同理，在减计数过程中，当低位计数器的输出端由0000 变到 1001 时，借位输出 输出一个上升沿，送到高一位的 CPD 端使高一位减B1。3、 实现任意进制计数利用中规模集成计数器中各控制及置数端，通过不同的外电路连接，使该计数器为任意进制计数器，达到功能扩展的目的。三、实验内容:1 测试 74LS192 十进制可逆计数器的逻辑功能计数脉冲由单次脉冲源提供,清零端 CR,置数端 LD,数据输入端 DA,DB,DC,DD 分别接逻辑开关,输出端 QA,QB,QC,QD 分别接实验台上译码器相应输入端 A,B,C,D 及 01 指示器,CD,BO接 0-1 指示器 .按表逐一项测试 74LS192 逻辑功能，判断此集成块功能是否正常输入 输出CR LD CPU CPD DD DC DB DA QD QC QB QA1 X X X X X X X0 0 X X d c b a0 1 1 x x x x 填写是加计数还是减读数0 1 1 x x x x 填写是加计数还是减读数(1) 清除令 CR=1,其它输
