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1、基于 Libero 的数字逻辑仿真实验1. 基本门电路一、实验目的1、了解基于 Verilog 的基本门电路的设计及其验证。2、熟悉利用 EDA 工具进行设计及仿真的流程。二、实验环境Libero 仿真软件。三、实验内容1、参考 4.1 基本门电路实验掌握 Libero 软件的使用方法。2、参考 74HC00 的实验，完成74HC00、74HC02、74HC04、74HC08、74HC32、74HC86 相应的设计、综合及仿真3、提交针对 74HC00、74HC02、74HC04、74HC08、74HC32、74HC86（任选一个）的综合结果，以及相应的功能仿真结果。4、自选一个器件演示其布线
2、后仿真过程。四、实验结果和数据处理1、模块及测试平台代码清单74HC32：(a) 模块代码/ main.vmodule HC32(a,b,y); input 4:1a,b;output4:1y;assign y=a|b;endmodule(b) 测试平台代码/ testbench.vtimescale 1ns/1nsmodule testbench;reg 4:1a,b;wire 4:1y;HC32 ul(a,b,y);initialbegina=4b0000;b=4b0001;#10 b=bDataB)beginQAGB=1;QASB=0;QAEB=0;endelse if(DataADat
3、aB)beginQAGB=0;QASB=1;QAEB=0;endelse if(IAGB&!IASB&!IAEB)beginQAGB=1;QASB=0;QAEB=0;endelse if(!IAGB&IASB&!IAEB)beginQAGB=0;QASB=1;QAEB=0;endelse if(IAEB) beginQAGB=1;QASB=0;QAEB=0;endelse if(IAGB&IASB&!IAEB)beginQAGB=0;QASB=0;QAEB=0;endelse if(!IAGB&!IASB&!IAEB)beginQAGB=1;QASB=1;QAEB=0;endendendmod
4、uleb) 测试平台代码/ test.vtimescale 1ns/1nsmodule testbench;reg A3,A2,A1,A0,B3,B2,B1,B0;reg IAGB,IASB,IAEB;wire QAGB,QASB,QAEB;initialbeginA3=1;repeat(20)#20 A3=$random; endinitialbeginA2=0;repeat(20)#20 A2=$random;endinitialbeginA1=0;repeat(20)#20 A1=$random;endinitialbeginA0=1;repeat(20)#20 A0=$random;e
5、ndinitialbeginB3=0;repeat(20)#20 B3=$random;end initialbeginB2=1;repeat(20)#20 B2=$random;endinitialbeginB1=0;repeat(20)#20 B1=$random;endinitialbeginB0=0;repeat(20)#20 B0=$random;endinitialbeginIAGB=0;repeat(10)#40 IAGB=$random;endinitial beginIASB=0;repeat(10)#40 IASB=$random;endinitialbeginIAEB=0
6、;repeat(10)#40 IAEB=$random;endHC85 ul(.A3 (A3),.A2 (A2),.A1 (A1),.A0 (A0),.B3 (B3),.B2 (B2),.B1 (B1),.B0 (B0),.IAGB (IAGB),.IASB (IASB),.IAEB (IAEB),.QAGB (QAGB),.QASB (QASB),.QAEB (QAEB);initialbegin#400 $finish;endendmodule2、第三次仿真结果（布局布线后）3. 时序逻辑电路一、实验目的1、了解基于 Verilog 的时序逻辑电路的设计及其验证。2、熟悉利用 EDA 工具
7、进行设计及仿真的流程。二、实验环境Libero 仿真软件。三、实验内容1、参考 74HC00，完成 74HC74、74HC112、74HC161、74HC194 相应的设计、综合及仿真。2、演示 74HC161 布线后仿真过程。四、实验结果和数据处理1、74HC161 的模块及其测试平台代码a) 模块代码：/main.vmodule HC161(CP,CEP,CET,MR,PE,Dn,Qn,TC);input CP;input CEP,CET;output 3:0Qn;input MR;input PE; input 3:0Dn;output reg TC;reg 3:0qaux;always
8、 (posedge CP)beginif(!MR)qaux=4b0000;else if(!PE)qaux=Dn;else if(CEP&CET)qaux=qaux+1;elseqaux=qaux;endalways (posedge CP)beginif(CET)if(qaux=4b1111)TC=1b1;elseTC=1b0;end assign Qn=qaux;endmoduleb) 测试平台代码：/test.vtimescale 1ns/1nsmodule test161;reg CP,CEP,CET,MR,PE;reg 3:0Dn;wire 3:0Qn;wire TC;initial
9、beginCP=0;endparameter DELY=20;always#(DELY/2) CP=CP;initialbeginCEP=0;repeat(20)#20 CEP=1;endinitial beginCET=0;repeat(20)#20 CET=1;endinitialbeginMR=0;repeat(20)#20 MR=1;endinitialbeginPE=0;repeat(20)#20 PE=1;endinitialbeginDn=0;repeat(20)#20 Dn=$random;endHC161 u161 ( .CP (CP), .CEP (CEP), .CET (
10、CET), .MR (MR), .PE (PE), .Dn (Dn), .Qn (Qn), .TC (TC) );endmodule2、第三次仿真结果（布局布线后）4. 组合逻辑电路综合实验（三人组队）队友：何志毅，余晰然烧录实验指导书 P112 “5.1.3-1 编码器扩展实验”，并演示实验结果。注：以拨位开关为输入，八段显示数码管或显示 LED 为输出注：扩展板上的部分元件引脚与 FPGA 引脚之间的对应关系SEG2_aFPGA_76SEG2_bFPGA_77SEG2_cFPGA_78SEG2_dFPGA_79SEG2_eFPGA_80SEG2_fFPGA_81SEG2_gFPGA_82S
11、EG2_dpFPGA_83DIG1FPGA_84DIG2FPGA_85DIG3FPGA_86DIG4FPGA_90实验结果：5. 时序逻辑电路综合实验（三人组队）队友：何志毅，余晰然(1) 记录教材 P371“Moore 机设计方法的自动售货机”或者 P365“检测是否连续输入 3 个或以上的 1”的“三 Always 模块方式”的综合前，综合后，布线后的波形图。简单说明其工作过程。“Moore 机设计方法的自动售货机”综合前：综合后：布局布线后：它的工作过程：这个 Moore 机自动售货机一共有五个状态：S0：初始状态，未投币或者已取商品；S1：投币五角，等待继续投币；S2：投币一元，等待继
12、续投币；S3：投币 1.5 元，等待继续投币；S4：投币两元或以上，出货品，余额为所投总金额减去商品价格。当当前状态为 S0 时，若投入 1.5 元，则进入 S3 状态，若投入 1 元，则进入 S2 状态，若投入 0.5 元，则进入 S1 状态，其他情况则还是停留在当前，即 S0 状态；当当前状态为 S1 时，若投入 1.5 元，则进入 S4 状态，若投入 1 元，则进入 S3 状态，若投入 0.5 元，则进入 S2 状态，其他情况则还是停留在当前，即 S1 状态；当当前状态为 S2 状态，若投入 1 或者 1.5 元，则进入 S4 状态，若投入 0.5 元，则进入 S3状态，其他情况则停留在
13、当前，即 S2 状态；当当前状态为 S3 状态，若投入 0.5、1 或者 1.5 元，则进入 S4 状态，否则停留在当前，即S3 状态；若当前状态为 S4，不管是否继续投币，都会出货品，并转入 S1 状态，余额为投入的总金额减去商品的价格，至此，完成了一次交易。以上就是对它工作过程的简述。(2) 烧录实验指导书“5.2.3-2 跑马灯设计”或者“5.2.3-3 四位数码管扫描显示电路”或者“5.2.3-4 交通灯控制器”并演示注：扩展板上的部分元件引脚与 FPGA 引脚之间的对应关系SEG2_aFPGA_76SEG2_bFPGA_77SEG2_cFPGA_78SEG2_dFPGA_79SEG2_eFPGA_80SEG2_fFPGA_81SEG2_gFPGA_82SEG2_dpFPGA_83DIG1FPGA_84DIG2FPGA_85DIG3FPGA_86DIG4FPGA_90跑马灯设计实验结果：
