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1、目前比较流行的低成本、超小占用空间方案设计基本都是采用 PSR 原边反馈反激式，通过原边反馈稳压省掉电压反馈环路（TL431和光耦）和较低的 EMC 辐射省掉 Y 电容，不仅省成本而且省空间，得到很多电源工程师采用。比较是新技术，目前针对 PSR 原边反馈开关电源方案设计的相关讯息在行业中欠缺。下面结合实际来讲讲我对 PSR 原边反馈开关电源设计的“独特”方法以实际为基础。要求条件：全电压输入，输出5V/1A，符合能源之星2之标准，符合 IEC60950和 EN55022安规及EMC 标准。因充电器为了方便携带，一般都要求小体积，所以针对5W 的开关电源充电器一般都采用体积较小的 EFD-15
2、和 EPC13的变压器，此类变压器按常规计算方式可能会认为 CORE太小，做不到，如果现在还有人这样认为，那你就 OUT 了。磁芯以确定，下面就分别讲讲采用 EFD15和 EPC13的变压器设计5V/1A 5W 的电源变压器。1. EFD15变压器设计 目前针对小变压器磁芯，特别是小公司基本都无从得知 CORE 的 B/H 曲线，因 PSR 线路对变压器漏感有所要求。所以从对变压器作最小漏感设计入手：已知输出电流为1A，5W 功率较小，所以铜线的电流密度选8A/mm2,次级铜线直径为:SQRT(1/8/3.14)*2=0.4mm,r =I/J-r=I/(J)r=sqrt(1/(8*3.14)=
3、0.1995通过测量或查询 BOBBIN 资料可以得知，EFD15的 BOBBIN 的幅宽为9.2mm 。因次级采用三重绝缘线，0.4mm 的三重绝缘线实际直径为0.6mm.为了减小漏感把次级线圈设计为1整层，次级杂数为：9.2/0.6mm=15.3Ts, 取15Ts.因 IC 内部一般内置 VDS 耐压 600650V 的 MOS，考虑到漏感尖峰，需留50100V 的应力电压余量，所以反射电压需控制在100V 以内，得：(Vout+VF)*n100,即：n100/ （5+1）,n16.6,取 n=16.5,得初级匝数 NP=15*16.5=247.5取 NP=248，代入上式验证， （Vou
4、t+VF ）*(NP/NS)100,即(5+1)*(248/15)=99.2100,成立。确定 NP=248Ts.假设:初级 248Ts 在 BOBBIN 上采用分3层来绕，因多层绕线考虑到出线间隙和次层以上不均匀，需至少留1Ts 余量（间隙） 。得：初级铜线可用外径为：9.2/(248/3+1)=0.109mm，对应的实际铜线直径为0.089mm，太小（小于0.1mm 不易绕制） ，不可取。假设:初级 248Ts 在 BOBBIN 上采用分4层来绕，初级铜线可用外径为：9.2/(248/4+1)=0.146mm，对应的铜线直径为0.126mm，实际可用铜线直径取0.12mm。IC 的 VCC
5、 电压下限一般为 1012V，考虑到至少留3V 余量，取 VCC 电压为15V 左右，得：NV=Vnv/(Vout+VF)*NS=15/(5+1)*15=37.5Ts,取38Ts.因 PSR 采用 NV 线圈稳压，所以 NV 的漏感也需控制，仍然按整层设计，得：NV 线径=9.2/(38+1)=0.235mm,对应的铜线直径为0.215mm，实际可用铜线直径取0.2mm。也可采用0.1mm 双线并饶。先上图：此线路是采用目前兼容很多国内品牌 IC 的回路，如：OB2535、CR6235 PSR 线路设计需特别注意以下几处：1. RCD 吸收回路，即：R2,C4,D2,R62. Vcc 供电和电
6、压检测回路,即：D3,R3,R4,R10,C23.输出回路,即：C3,C7,D5,R11,LED1下面分别说明以上几点需注意的地方1. RCD 吸收回路，即：R2,C4,D2,R6大家可以看出，此 RCD 回路比普通的 PWM 回路的 RCD 多了一个 R6电阻，或许有人会忽略他的作用，但实际它对产品的稳定性起着很大的作用。看下图 VDS 的波形：当开关管截止后因漏感引起的振玲会随漏感的增大而使电压跌得更低，更低的电压回复需要更长的时间，VDS 的波形此时和 VCC 的波形是同步的，PSR 检测电压是通过 IC 内部延时46uS 避开这个振玲来检测后面相对平滑的电压，电压恢复时间过长导致 IC
7、 检测开始时检测到的是振玲处的电压，最总导致的结果是输出电压不稳定，甚至荡机。当然也有因变压器漏感比较小，无此电阻也可以正常工作，但一致性较难控制。此电阻的取值与 RCD 回路和 EMC 噪音有关，一般建议取值为150510R,推荐使用220330R ，D2建议使用恢复时间较慢的1N4007具体可根据漏感结合 RCD 来调试。2. Vcc 供电和电压检测回路,即：D3,R3,R4,R10,C2R4与 R10的取值是根据 IC 的 VFB 来计算的。但阻值取值对一般 USB 直接输出的产品来说，以 IFB=0.5mA 左右来计算。若为带线式产品，因考虑到线损带来的负载调整率差，可保持 VFB 电
8、压不变，同时增大 R4和 R10的阻值，减小 IFB 的电流，具体 IFB 的电流取值需根据输出线材的压降来调试，如设计为5V/1A 的产品，假设输出空载为5.10V，调试的最佳状态是负载0.5A 时，输出电压达到最低值，如 4.90V，再增加负载，电压会因 IC 内部补偿功能唤醒使输出电压回升，当负载达到1.0A 时，输出电压回升到 5.10V 左右。之前有做过一款输出5V/1A 线长3.5米的产品，设计时 IFB=0.15mA，输出空载在5.15V 左右，负载 0.5A 时输出为4.85V 左右，负载 1A 时输出为5.14V 左右。听很多 PSR IC 的 FAE 说过，PIN1 脚的
9、C5也有此功能，但实际应用效果不明显。D3应该大家都知道要用恢复时间较快的 FR107。R3和 C2需取相对较小的值，R3在 VCC 供电回路钟有一定的抗冲击和干扰的作用，但相对 PWM 线路来讲，其取值需相对较小，不大于10R，一般取2.24.7R 。C2取值不大于10UF，一般取4.7UF。因为电源开启和负载切换时，VFB 的电压会因 C2的容量增大和 R3的限流作用导致拉低，从而使输出产生电压尖峰。若更严重得导致 PSR 延时检测开启而 VFB 电压仍未建立，输出的电压尖峰会更高。3.输出回路,即：C3,C7,D5,R11,LED1R11和 LED1是输出的假负载，为避免 IC 在空载进
10、入间歇模式导致输出电压不稳定而设置的。D5的作用是防止回授失效而设置的过压保护，一般取值为6.2V 。C3,C7不仅是输出滤波，而且需有足够的容量来防止 PSR IC 在延时检测未开启前输出电压不受控而过冲。若容量不够，会导致输出电压过冲而被 D5钳位，被 D5钳位到 6.2V 后会导致反馈线圈的电压也上升，从而出现输出电压持续在6.2V 左右，且有功率损耗， D5会严重发热，但不会马上损坏。曾经有人把这个 D5去掉了，测试发现电容容量小导致的过冲现象有，但过冲后的电压因为没有 D5钳位而正常了，结果因此我接到了一个200K 的订单。为什么呢？因为客户反映说用它对 IPOD 充电时，充了一会，
11、 IPOD 没充进电，而 IPOD的输入接口发烫严重，甚至变形。分析原因为，产品上的 D5取掉了，到 IPOD 内部在输入接口电源上有一个稳压管并联作保护，就出现了上面的电压被钳位的问题C3,C7的取值不仅与其 ESR 值有关，也与变压器漏感和 PSR IC 延时检测的时间有关。目前有 PSR IC 厂商因其客户反映变压器要求过于严格或负载调整率差等问题讲 IC 内部延时检测时间加长到9uS,甚至15uS.大家可以想象，通电15uS 不检测，输出电压会升到多高?一般都会冲到10多 V，甚至 20V这个过冲的电压的电流因为有 Vsense 的限制，不会很大，可以等效为一个尖峰来处理，最直接有效的
12、方法是加大输出滤波电压容量和减小 ESR 值来吸收它。使用一般的 LOW ESR 电容，建议使用2颗470UF 的并联。上图：先谈谈 PCB LAYOUT 注意点：大家都知道，EMC 对地线走线毕竟有讲究，针对 PSR 的初级地线，可以分为4个地线，如图中所标示的三角地符号。这4个地线需采用“ 一点接地”的布局。1. C8的地线为电源输入地。2. R5的地为功率地。3. C2的地为小信号地。4. 变压器 PIN3的地为屏蔽地。这4个地的交接点为 C8的负端，即：输入电压经整流桥后过 C1到 C8地，R5和变压器 PIN3的地分别采用单独连线直接引致 C8负端相连，连线尽量短；R5 地线因考虑到
13、压降和干扰应尽量宽些。C5,R10,U1 PIN7和 PIN8地线汇集致 C2负端再连接于 C8负端。若为双面板，以上4条地线尽量不要采用过孔连接，不得以可以采用多个过孔阵列以减小过孔压降。以上地线布局恰当，产品的共模干扰会很小。因 PSR 线路负载时工作在 PFM 状态下的 DCM 模式，DI/DT 的增大和频率的提升，所以较难处理的是传导150K5M 差模干扰。就依图从左到右针对有影响 EMC 的元件进行逐个分析。1. 保险丝将保险丝换用保险电阻理论上来讲对产品效率是有负面影响的，但实际表现并不明显，所以保险丝可以采用10/1W 的保险电阻来降低150K 附近的差模干扰，对通过5 级能耗并
14、无太大影响，且成本也有所降低。2. C1,L2,C8PSR 工作在 DCM 模式，相对而言其输入峰值电流会大很多，所以输入滤波很重要。峰值电流的增大会导致低压输入时母线电压较低，且 C8的温升也会增加；为了提高母线电压和降低 C8的温升，需提高 C1的容量和使用 LOW ESR 的 C1和 C8。因为提高 C1的容量后，C1 和 C8的工作电压会上升，在输出功率不变的情况下，输入的峰值电流就会降低。因 L2的作用，实际表现为增加 C1的容量比增加 C8的容量抑制 EMC 会更有效。一般取 C1为6.8uF，C8 为4.7uF 效果较好，若受空间限制，采用8.2u 与3.3u 也比采用2个2.7
15、u 的 EMC 抑制效果好。L2一般从成本考虑采用色环电感，因色环电感的功率有限，电感量太大会严重影响效率，一般取330u2mH,2mH 是效率影响开始变得明显， 330u 对差模干扰的作用不够分量，为了使效率影响最低且对差模干扰抑制较佳，建议采用1mH 。因为“一点接地” 的布局汇集点在 C8的负端，在 C8负端输入电流的方向是经过 C1和 BD1流回输入端，根据传导测试的原理，这样产生消极影响，所以需在 C1与 C8的地线上作处理，有空间的可以再中间增加磁珠跳线，空间受限可以采用 PCB layout 曲线来实现，虽然效果会弱些，但相比直线连接会改善不少。3. R6,D2,R2,C4RCD
16、 吸收对 EMC 的影响大家都应该已经了解，这里主要说下 R6与 D2对 EMC 的影响。R6的加入和 D2采用恢复时间较慢的1N4007对空间辐射有一定的负作用，但对传导有益。所以在整改 EMC 时此处的修改对空间辐射与传导的取舍还得引起注意。4. R5R5既为电流检测点也是限功率设置点。所以 R5的取值会影响峰值电流也会影响 OPP 保护点。建议在 OPP 满足的情况下尽量取大些。一般不低于2R，建议取2.2R 。电源网讯 近两年由于 PSR 线路简单，成本低，所以在充电器，LED 驱动应用方面相当流行，模拟方式（部分厂家是带数字控制的，如 IWATT，本贴只针对较流行的 DCM 模式的模拟方式 的）实现的 PSR 工作原理是大同小异的，只是有些参数定义不一定！但有些厂家只是给出计算公式，但对恒流方面，没有真正详细的讲解！在此我会和广大网友分享我对此的理解。 先谈谈 CV 操作模式，现在大部分芯片都是直接取样辅助线圈上电压，由于漏感的原因，在 MOS
