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1、第一章 概述本文以 questasim6.4 为基础，介绍 quetasim 的基本使用该版本可运行于 UNIX 和 Windows 的操作系统环境中。本指南覆盖了 VHDL 和Verilog 模拟仿真。QuestaSim 具备强大的模拟仿真功能，在设计、编译、仿真、测试、调试开发过程中，有一整套工具供你使用，而且操作起来比较灵活，可以通过菜单、快捷键和命令行的方式进行工作。第二章 QuestaSim 的主要结构QuestaSim 的主窗口（Main window）包括菜单栏、工具栏、工作区和命令行操作区。在工作区可以显示 Project Tab、Library Tab、Sim Tab(显示
2、Load Design、Hierarchical Structure)；在命令行操作区，可以用命令提示符的方式进行编译、仿真设计，同时打开其他窗口。在菜单栏 View 下可以打开，source window、list window、wave window 、structure window、 signal window、dataflow window、process window 、viarables window 等窗口，用来测试仿真、调试仿真。由此也可以看出该软件具有强大的仿真设计能力，它提供的工具很多。在帮助菜单里有 SE 的帮助文件和 Tcl 的帮助文件，是学用 QuestaSim 很
3、好的帮手。第三章 QuestaSim 的简要使用方法在这一章里通过一些课程来简单介绍 QuestaSim 的使用方法，更多的需要在实际应用中熟练和掌握。第一课 Create a Project1 第一次打开 QuestaSim 会出现 Welcome to QuestaSim 对话框，选取 Create a Project,或者选取 FileNewProject,然后会打开 Create Project 对话框。2 在 Create Project 对话框中，填写 test 作为 Project Name；选取路径 Project Location 作为 Project 文件的存储目录；保留
4、Default Library Name 设置为 work。3 选取 OK,会看到工作区出现 Project and Library Tab。4 下一步是添加包含设计单元的文件，在工作区的 Project page 中，点击鼠标右键，选取 Add File to Project。5 在这次练习中我们加两个文件，点击 Add File to Project 对话框中的 Browse按钮，打开 QuestaSim 安装路径中的 example 目录，选取 counter.v 和 tcounter.v，再选取 Reference from current location，然后点击 OK。6 在工作
5、区的 Project page 中，单击右键，选取 Compile All。7 两个文件编译了，鼠标点击 Library Tab 栏，将会看到两个编译了的设计单元列了出来。看不到就要把 Library 的工作域设为 work。8 最后一不是导入一个设计单元，双击 Library Tab 中的 counter，将会出现 Sim Tab,其中显示了 counter 设计单元的结构。也可以 DesignLoad design 来导入设计。到这一步通常就开始运行仿真和分析，以及调试设计，不过这些工作在以后的课程中来完成。结束仿真选取 Design End Simulation，结束 Project 选
6、取 File Close Project。第二课 Basic VHDL Simulation准备仿真1 为这次练习新建一个目录，然后拷贝 example 目录中所有的 vhd 文件到该目录下。设置该目录为当前工作目录，这一步通过从该目录调用 QuestaSim 或是选取FileChange Directory 命令来完成。2 在编译任何 HDL 代码前，要建立一个设计库来存放编译结果。选取 Design Create a New Library 生成一个新的设计库。确定选取 Create: a new library and a logical mapping to it，在 Library
7、Name 域中键入 work，然后选取 OK。这就在当前目录中建立了一个子目录，即你的设计库。QuestaSim 在这个目录中保存了名为_info 的特殊文件。( Prompt : vlib workvmap work work )3 选取工具栏里的 Compile 命令来编译 counter.vhd 文件到新库中。这将打开Compile HDL Source Files 对话框。使用 vcom 命令是看不到的。从列表中选取counter.vhd 再点击 Compile，完成后选取 Done。可以编译多个文件，按照设计的需要依次选取进行编译。( Prompt : vcom counter.vh
8、d )4 选取工具栏里的 Load design 按钮，导入设计单元。Load design 对话框可以让你选择库和顶级( top-level )设计单元来仿真，你也可以为仿真选取 Simulation Resolution 限制。这次仿真运行，下述是缺省的显示：Simulator Resolution: default (the default is 1 ns)Library: workDesign Unit: counter如果设计单元是一个实体，你可以点击前面的加号，来浏览其关联的结构。( Prompt : vsim counter )5 选取 counter，然后选择 Load 接受设
9、置。6 下面，选取 View All 打开所有的窗口，关于窗口的描述，参阅 QuestaSim Users Manual。( Prompt : view * )7 在 Signals window 选取 ViewListSignals in Region，这个命令显示 List window 中的顶级( top-level )信号。( Prompt : add list /counter/* )8 下步，通过从 Signals window 选取 ViewWaveSignals in Region 添加顶级( top-level )信号到 Wave window。( Prompt : add
10、wave /counter/* )运行仿真通过应用始终输入激励来开始仿真。1 点击主窗口，在 vsim 提示符下敲如下面的命令：( force clk 1 50 , 0 100 repeat 100 )( MENU : SignalsEditClock )QuestaSim 解释 force 命令如下：force clk to the value 1 at 50 ns after the current timethen to 0 at 100 ns after the current timerepeat this cycle every 100 ns2 现在你可以练习来自于主窗口或波形窗口
11、工具条按钮的两个不同的 Run 功能。（Run 功能在主窗口和波形窗口中定义，即这两个窗口中有 Run 功能）。首先选取 Run 按钮，运行完成之后选取 Run All。Run. 运行仿真，在 100ns 后停止。(PROMPT: run 100) (MENU: Run Run 100ns)Run-All. 一直运行仿真，直到选取 Break。(PROMPT: run -all) (MENU: Run Run -All)3 选取主窗口或波形窗口的 Break 按钮来中断仿真，一旦仿真到达一个可接受的停止点，它就停止运行。在源文件窗口中的箭头指向下一条将被执行的语句。（如果暂停发生时，仿真没在评
12、测一个过程，则没有箭头显示在源文件窗口上）。下面，你将在 18 行的函数内部设置一个断点。4 移动鼠标到源文件窗口，在 18 行上点击设置断点，可以看到紧挨着行号有一个红点，可以用鼠标点击切换断点的使能与否，断点禁止后看到是一个小的红色的园环。可以在断点上点击鼠标右键，选取 Remove BreakPoint 18 来取消断点。( PROMPT : bp counter.vhd 18 )5 选取 Continue Run 按钮恢复中断了的运行，QuestaSim 会碰上断点，通过源文件中的一个箭头或是在主窗口中的一条中断信息来显示出来。(PROMPT: run -continue) (MENU
13、: Run Continue)6 点击 Step 按钮可以单步执行仿真，注意 Variables window 中值的变化。如果你愿意可以持续点击 Step。(PROMPT: run -step) (MENU: Step)7 当你完成了，敲入以下命令结束仿真。quit -force8 命令没有寻求确认就结束了 QuestaSim。第三课 Basic verilog Simulation1 新建一个目录，并设置该目录为当前工作目录，通过从该目录调用QuestaSim 或是选取 FileChange Directory 命令来完成。2 拷贝 example 目录中 verilog 文件到当前目录下
14、。在你编译 verilog 文件前，你需要在新目录下生成一个设计库。如果你仅仅熟悉解释性 verilog 仿真器，诸如Cadence Verilog-XL,那么对于你来说这是一个新的方法。因为 QuestaSim 是一个编译性 Verilog 仿真器，对于编译它需要一个目标设计库。如果需要的话，QuestaSim能够编译 VHDL 和 Verilog 代码到同一个库中。3 在编译任何 HDL 代码前，要建立一个设计库来存放编译结果。选取 Design Create a New Library 生成一个新的设计库。确定选取 Create: a new library and a logical
15、mapping to it，在 Library Name 域中键入 work，然后选取 OK。这就在当前目录中建立了一个子目录，即你的设计库。QuestaSim 在这个目录中保存了名为_info 的特殊文件。( Prompt : vlib workvmap work work )4 下面你将编译 Verilog 设计。这个设计例子由两个 Verilog 源文件组成，每一个都包含一个唯一的模块。文件counter.v 包含一个名为 counter 的模块，它执行一个简单的八位加法计数器。另一个文件 tcounter.v 是一个测试台模块 (test_counter),通常用来校验 counter
16、。在仿真下，你可以看到这两个文件，通过一个被测试台例示了的模块 counter 的一个简单的实例（名为 dut 的实例），来层次化的设置了。稍候你将有机会看一下这个代码的结构，现在，你需要编译两个文件到 work 设计库。5 通过选取工具条中的 Compile 按钮来编译两个文件。( PROMPT : vlog counter.v tcounter.v )这就打开了 Compile HDL Source Files 对话框。选取两个文件后，选择 Compile,编译完成后选取 Done。6 选取工具条中的 Load Design 按钮开始仿真。( PROMPT : vsim test_counter )Lo
