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1、Allegro layout 注意事项1/4 1/31/2018Allegro Layout 注 意 事 项 ：一 、 导 入 结 构 图 ， 网 络 表 。 根 据 要 求 画 出 限 制 区 域 ROUTE KEEPIN, PACKAGE KEEPIN,（ 一 般 为OUTLINE 内 缩 40mil） ， PACKAGE KEEPOTU， ROUTE KEEPOUT(螺 絲 孔 至 少 外 扩 20 mils); 晶 振 ,电 感 等 特 殊 器 件 的 MOAT 区 。二 、 布 局 ， 摆 元 器 件 。 设 置 W/S 走 线 规 则三 、 画 出 板 边 ANTI ETCH， 在
2、 ROUTE KEEPIN 之 内 每 一 层 画 20MIL 的 环 板 GND Shape（ 电 源 层Shape 板 边 比 GND 层 内 缩 40 MIL）四 、 布 线1、 特 殊 信 号 走 线 ： 泛 指 CLOCK、 LAN、 AUDIO 等 信 号 （ 此 区 块 的 处 理 请 一 次 性 完 成 ， 不 要留 杂 线 ）A、 进 出 CHIP(集 成 电 路 芯 片 ) 的 TRACE 要 干 净 平 顺B、 进 出 Connector 时 要 每 一 颗 EMI 零 件 顺 序 走 过C、 Connector 的 零 件 区 内 走 线 ， Placement 净 空
3、 （ 只 出 不 进 ）2、 高 速 信 号 走 线 ： 泛 指 FSB、 DDR、 等 信 号A、 表 层 走 线 尽 量 短 ， 绕 等 长 时 以 内 层 为 主 。B、 走 线 需 注 意 不 可 跨 PLANE ， 不 可 进 入 大 电 流 的 电 感 、 MOS 区 及 其 它 电 路 区 块（ MOAT）C、 走 高 速 线 区 块 时 ， 顺 手 把 附 近 的 杂 线 ， POWER、 GND VIA 引 出D、 请 看 Guideline 处 理 走 线 （ 避 免 设 置 时 的 失 误 ）3、 BGA 走 线 注 意 事 项 ：A、 BGA 走 线 一 律 往 外 走
4、 （ 如 需 内 翻 时 请 先 告 知 ） ， 走 线 预 留 十 字 电 源 通 道 。 BGA 中 以 区块 走 线 的 方 式 ， 非 其 本 身 的 信 号 不 要 进 入 。B、 当 BGA 的 TRACE 在 经 过 特 殊 信 号 处 理 ， 及 BUS 线 处 理 等 过 程 后 整 个 BGA 已 完 成2/3 的 走 线 时 ， 可 将 剩 余 的 所 有 TRACE 引 出 BGA， 以 完 成 BGA 区 域 处 理 。C、 BGA 走 线 清 完 后 ， 请 CHECK 于 GND PLANE 的 BGA 区 ， CHECK PLANE 是 否 过于 破 碎 、 导
5、 通 不 足 ， 请 调 整 OK4、 CLK 信 号 走 线 ：A、 CLK 信 号 必 须 用 规 定 的 层 面 和 线 宽 走 线 、 长 度 符 合 要 求 ， 走 线 时 应 少 打 VIA（ 一 个 网络 信 号 一 般 不 多 于 2 个 ） 、 少 换 层 ， 不 能 跨 PLANEB、 CLK 信 号 输 出 先 接 Damping 电 阻 （ 阻 抗 匹 配 ） ， 再 接 电 容 （ 滤 除 噪 声 ） ， 再 由 电 容 接 出C、 CLK 线 要 尽 量 远 离 板 边 （ 300MIL） ， 应 避 免 在 SLOT 槽 、 BGA 等 重 要 组 件 中 走 线
6、D、 CLK Generator 下 方 要 净 空 ， 下 方 通 常 每 层 会 铺 GND SHAPE， 并 打 GND VIA，CLK Generator 的 GND PIN 可 以 内 引 接 到 SHAPE 上 ，5、 SHAPE 注 意 事 项 ：A、 板 上 大 电 流 信 号 的 SHAPE （ 例 如 ： +VBAT、 +VAC_IN、 、 、 等 ） ， 此 为 进 入 板 内 的 主 电源 ， 线 宽 要 足 够 大 ， 请 尽 量 保 持 SHAPE 宽 度 ， 如 有 其 它 信 号 在 上 面 打 VIA， 注 意 VIA方 向 ， 不 要 使 SHAPE 在 V
7、OID 后 过 于 破 碎 ， 影 响 信 号 导 通 。B、 CHECK VCC PLAN 时 注 意 SHAPE 被 隔 断 或 不 足 、 VIA 被 隔 开 ， 及 PIN 造 成 两 端SHAPE 短 路 状 况6、 线 宽 参 考 ：A、 所 有 电 源 组 ， 线 宽 约 20 40MIL ， 所 有 *REF*信 号 、 电 流 、 电 压 FEEDBACK 信 号 约W 12 20MIL ， 其 它 区 域 电 源 电 路 ， 控 制 信 号 约 W 15 20MILB、 POWER 区 、 AUDIO 区 电 路 未 设 线 宽 的 信 号 约 W 10 12MIL ，C、
8、 AUDIO、 CRT、 USB、 CLOCK、 耗 电 量 约 W 40MIL ; CARD Allegro layout 注意事项2/4 1/31/2018BUS、 LAN、 LVDS、 IDE、 CDROM 耗 电 量 约 W 60 80MIL;若 共 享 主 线 时 ， 线 宽 加倍7、 当 TRACE 有 包 GND 时 ， 要 在 GND TRACE 上 不 等 距 加 GND VIA， 但 此 VIA 不 可 与 其 它GND 信 号 共 用五 、 后 置 检 查1、 重 叠 零 件 CHECK， 零 限 高 是 否 有 元 件 摆 入 ， 结 构 是 否 有 对 准 。 （ 布
9、 局 完 成 后 CHECK）2 板 子 MARK 点 ， 零 件 光 学 定 位 孔 是 否 OK3、 图 中 的 线 必 须 走 完 、 等 长 必 须 完 成 ， 图 中 可 改 的 DRC 必 须 改 （ 包 括 同 信 号 DRC）4、 VIA 不 能 打 在 PIN 上 ， 要 完 全 落 在 SHAPE 中 ， 多 余 VIA 和 线 段 要 杀 掉5、 走 线 不 能 有 锐 角 及 直 角 ， 较 为 明 显 多 余 的 折 角 要 修 、 小 折 角 应 尽 量 拉 大 ， PIN 内 折 角 应 拉出6、 VIA 不 能 将 PLANE 层 割 断 ， 不 能 落 在 A
10、nti 线 上 。 也 不 能 使 SHAPE 没 有 良 好 的 导 通 性7、 金 手 指 组 件 的 引 线 在 与 PIN 距 离 大 于 40MIL 后 ， 方 可 有 折 角 或 打 VIA 8、 信 号 是 否 离 螺 丝 孔 或 邮 票 孔 太 近 ， 至 少 20 mils 的 ROUTE KEEPOUT9、 MODEM， AUDIO， CLK， 晶 振 (xtal)， 电 感 ， MOS 区 是 否 有 其 它 线 穿 入 ， 非 AUDIO 信 号线 勿 走 进 AUD_AGND 区10、 重 要 信 号 是 否 有 跨 PLANE， 走 线 层 shape 和 shap
11、e 距 离 10mils 以 上 , 多 余 的 SHAPE VOID 是 否 都 有 删 除11、 板 中 电 源 线 宽 是 否 足 够 ， 走 线 相 邻 层 是 否 重 叠12、 多 余 VIA 、 多 余 Shape Check， VIA & PIN 内 折 角 Check13、 板 边 的 Gnd Shape 碰 到 CONN 的 Gnd Pin 要 分 开 ， 碰 到 螺 孔 的 Gnd 時 连 起 來14、 可 以 用 Reports 检 查 的 报 表 ：Unplaced Components Report 未 摆 放 零 件 报 告Unconnected pins Repo
12、rt 未 连 接 网 络 报 告Design Rules Check 设 计 中 DRC 错 误 报 告Dangling Lines Report 多 余 线 段 报 告Summary Drawing Report Allegro layout 注意事项3/4 1/31/2018Allegro 光 绘 Gerber 文 件 输 出一 需 要 向 制 造 商 提 供 的 文 件 ：1. Gerber 文 件 ：a. * . atr 文 件 N +7 层 (保 存 有 各 层 的 光 绘 数 据 )b. art_param.txt (光 绘 参 数 文 件 ,保 存 有 光 绘 文 件 输 出 的
13、 参 数 设 置 )c. 单 板 名 称 -版 本 号 -1-叠 层 数 .drl2. 钻 孔 文 件 ：a. nc_param.txtb. ncdrill.log二 Gerber 文 件 包 括 ：1. 布 线 层 Gerber 文 件 top.art (层 面 跟 据 板 子 叠 层 不 同 而 异 )2. 元 件 面 丝 印 层 Gerber 文 件 silk_top.art 3. 阻 焊 面 丝 印 层 Gerber 文 件 silk_bottom.art 4. 元 件 面 阻 焊 层 Gerber 文 件 sold_top.art 5. 阻 焊 面 阻 焊 层 Gerber 文 件
14、sold_bottom.art 6. 元 件 面 焊 接 层 Gerber 文 件 past_top.art 7. 阻 焊 面 焊 接 层 Gerber 文 件 past_bottom.art 8. 钻 孔 ， 尺 寸 标 注 Gerber 文 件 drill.art 1、 布 线 层 可 能 包 括 如 下 几 个 逻 辑 层 : (其 它 层 面 类 似 ) Board geometry/Outline Via class/Top Pin/Top Etch/Top 2. 丝 印 层 可 能 包 括 如 下 几 个 逻 辑 层 : Board geometry/Outline Board g
15、eometry/Silkscreen_top(bottom) Package geometry/Silkscreen_top(bottom) Ref des/Silkscreen_top(bottom)3. 阻 焊 层 可 能 包 括 如 下 几 个 逻 辑 层 : Board geometry/Outline Board geometry/Soldermask_top(bottom) Package geometry/Soldermask_top(bottom) Pin/Soldermask_top(bottom) 4. 焊 接 层 可 能 包 括 如 下 几 个 逻 辑 层 (注 ： VIA 一 般 为 通 孔 ， 没 有 Pastemask 层 ): Board geometry/Outline Package geometry/Paste
