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1、第 二 章 C8051F020 单片微控制器21 C8051 系列单片机简介C8051F020 是美国 Silicon Laboratories 公司生产的 ISP Flash 微控制器。C8051F020 系列器件使用 Silicon Labs 的专利 CIP-51 微控制器内核。CIP-51 与MCS-51TM 指令集完全兼容，可以使用标准 803x/805x 的汇编器和编译器进行软件开发。CIP-51 内核具有标准 8052 的所有外设部件，包括 5 个 16 位的计数器/定时器、两个全双工 UART、256 字节内部 RAM、128 字节特殊功能寄存器（SFR ）地址空间及 8/4 个
2、字节宽的 I/O 端口。然而与传统的 8051 系列单片机相比，C8051F020 具有许多其它的优点，如：1速度提高CIP-51 采用流水线结构，与标准的 8051 结构相比指令执行速度有很大的提高。在一个标准的 8051 中，除 MUL 和 DIV 以外所有指令都需要 12 或 24 个系统时钟周期，最大系统时钟频率为 12-24MHz。而对于 CIP-51 内核，70%的指令的执行时间为 1 或 2 个系统时钟周期，只有 4 条指令的执行时间大于 4 个系统时钟周期。因此，CIP-51 工作在最大系统时钟频率 25MHz 时，它的峰值性能达到 25MIPS。2JTAG 技术C8051 单
3、片机内部预设了 JTAG 模块，它使得每一个单片机芯片都具有完整的在线调试功能，而不必使用复杂的仿真调试工具。3FLASH 在线编程技术C8051 系列的 FLASH 型单片机不但可以采用外部编程器进行烧写，用户还可以利用自己的程序修改 FLASH 的内容，而且不需要外加编程电压，可以方便地实现软件升级。4扩展的中断系统扩展的中断系统向 CIP-51 提供 22 个中断源（标准 8051 只有 7 个中断源） ，允许大量的模拟和数字外设中断微控制器。一个中断驱动的系统需要较少的MCU 干预，因而有更高的执行效率。在设计一个多任务实时系统时，这些增加的中断源是非常有用的 12。22 C8051F
4、020 的结构如图 2-1 所示，C8051F020 片内结构主要由以下模块组成：基础时钟模块、看门狗定时器、1 个硬件乘法器、一个模拟比较器、10/12 位 A/D 转换器、2 个12 位 D/A 转换器、带有 5 个 16 位定时器 TIMER_A、TIMER_B 、带有 5 个捕捉/比较寄存器的 16 位定时器、2 个串行通信接口、 4 个 8 位并行端口，以及64KB FLASH ROM 和 4KB 的 RAM 等。图 2-1 C8051F020 的内部结构图Fig.2-1 Inner Structure of C8051F02023 C8051F020 的运算处理能力231 CIP-
5、51 微控制器MCU 系统控制器的内核是 CIP-51 微控制器，其内部结构如图 2-1 所示。CIP-51 与 MCS-51TM 指令集完全兼容，可以使用标准 803x/805x 的汇编器和编译器进行软件开发。该系列 MCU 具有标准 8051 的所有外设部件，包括 5 个 16位的计数器/定时器、两个全双工 UART、256 字节内部 RAM、128 字节特殊功能寄存器（SFR）地址空间及 4 个 8 位宽的 I/O 端口。CIP-51 还包含片内调试硬件和与 MCU 直接接口的模拟和数字子系统，在一个集成电路内提供了完整的数据采集或控制系统解决方案 13。图 2-1 CIP-51 结构图
6、Fig.2-1 Inner Structure of CIP-51232 存储器组织结构CIP-51 系统控制器的存储器组织与标准 8051 的存储器组织类似。有两个独立的存储器空间：程序存储器和数据存储器。程序和数据存储器共享同一个地址空间，但用不同的指令类型访问。CIP-51 内部有 256 字节的内部数据存储器和 64K 字节的内部程序存储器地址空间。CIP-51 的存储器组织如图 2-3 所示。图 2-3 储存空间的基本结构Fig.2-3 Basic Structure of Memory SpaceCIP-51 有 64K 字节的程序存储器空间。MCU 在这个程序存储器空间中实现了
7、65536 字节可在系统编程的 FLASH 存储器，组织在一个连续的存储块内，从地址 0x0000 到 0xFFFF。程序存储器通常被认为是只读的，但是 CIP-51 可以通过设置程序存储写允许位（PSCTL.0） 。用 MOVX 指令对程序存储器写入。这一特性为 CIP-51 提供了更新程序代码和将程序存储器空间用于非易失性数据存储的机制。CIP-51 的数据存储器空间中有 256 字节的内部 RAM，位于地址 0x00 到0xFF 的地址空间。数据存储器中的低 128 字节用于通用寄存器和临时存储器。可以用直接或间接寻址方式访问数据存储器的低 128 字节。从 0x00 到 0x1F 为4
8、 个通用寄存器区，每个区有 8 个寄存器。接下来的 16 字节，从地址 0x20 到0x2F，既可以按字节寻址又可以作为 128 个位地址用直接位寻址方式访问 12。233 系统中断结构CIP-51 包含一个扩展的中断系统，支持 22 个中断源，每个中断源有两个优先级。中断源在片内外设与外部输入引脚之间的分配随器件的不同而变化。每个中断源可以在一个 SFR 中有一个或多个中断标志。当一个外设或外部源满足有效的中断条件时，相应的中断标志被置为逻辑1 。如果中断被允许，在中断标志被置位时将产生中断。一旦当前指令执行完，CPU 产生一个 LCALL到一个预定地址，开始执行中断服务程序（ISR） 。每
9、个 ISR 必须以 RETI 指令结束，使程序回到中断前执行完的那条指令的下一条指令。如果中断未被允许，中断标志将被硬件忽略，程序继续正常执行。每个中断源都可以用一个 SFR（IE-EIE2 ）中的相关中断允许位允许或禁止，但是必须首先置1EA 位（IE.7）以保证每个单独的中断允许位有效。不管每个中断允许位的设置如何，清0EA 位将禁止所有中断。某些中断标志在CPU 进入 ISR 时被自动清除。但大多数中断标志不是由硬件清除的，必须在ISR 返回前用软件清除。如果一个中断标志在 CPU 执行完中断返回（RETI）指令后仍然保持置位状态，则会立即产生一个新的中断请求，CPU 将在执行完下一条指
10、令后重新进入 ISR。C8051 具有灵活的片上和外部中断体系，可以适应实时中断驱动系统的需要。中断可由处理机的运行状态来启动，如看门狗溢出、外围模块或外部发生的时间等。每个中断源可以用各自的中断允许位单独控制。各中断源、中断标志、优先级以及地址分配情况如表 2-1 所示 10。中断源 中断标志 地址 优先级外部复位 无 0x0000 最高外部中断 0(/INT0) IE0(TCON.1) 0x0003 0定时器 0 溢出 TF0(TCON.5) 0x000B 1外部中断 1(/INT1) IE1(TCON.3) 0x0013 2定时器 1 溢出 TF1(TCON.7) 0x001B 3UAR
11、T0 RI0(SCON0.0)TI0(SCON0.1) 0x0023 4定时器 2 溢出 TF2(T2CON.7) 0x002B 5串行外设接口 SPIF(SPI0CN.7) 0x0033 6SMBus 接口 SI(SMB0CN.3) 0x003B 7ADC0 窗口比较 AD0WINT(ADC0CN.2) 0x0043 8可编程计数器阵列 CF(PCA0CN.7)CCFn(PCA0CN.n) 0x004B 9比较器 0 下降沿 CP0FIF(CPT0CN.4) 0x0053 10比较器 0 上升沿 CP0RIF(CPT0CN.5) 0x005B 11比较器 1 下降沿 CP1FIF(CPT1C
12、N.4) 0x0063 12比较器 1 上升沿 CP1RIF(CPT1CN.5) 0x006B 13定时器 3 溢出 TF3(TMR3CN.7) 0x0073 14ADC0 转换结束 AD0INT(ADC0CN.5) 0x007B 15定时器 4 溢出 TF4(T4CON.7) 0x0083 16ADC1 转换结束 AD1INT(ADC1CN.5) 0x008B 17外部中断 6 IE6(P3IF.5) 0x0093 18外部中断 7 IE7(P3IF.6) 0x009B 19UART1 RI1(SCON1.0)TI1(SCON1.1) 0x00A3 20外部晶体振荡器准备好 XTLVLD(O
13、SCXCN.7) 0x00AB 21Comment WXC1: 在第一次出现时翻译或全写，以后不再Comment WXC2: ？，检查全文Comment WXC3: ？Comment WXC4: 表 2-1 C8051F020的中断向量Tab.2-1 Interrupt Vectors of C8051F02024 C8051F020 的片上外围模块C8051F020具有丰富的片上外围模块资源，如 Flash存储器，看门狗定时器，比较器，AD 转换器等。8 个字节宽的端口 I/O（C8051F020/2）或 4个字节宽的端口 I/O（C8051F021/3） 。所有口线为 5V电平，硬件实现的
14、SPI、SMBus/I 2C和两个 UART串行接口，可编程的 16位计数器/定时器阵列，有 5个捕捉/比较模块，5 个通用 16位计数器/定时器，专用的看门狗定时器，双向复位引脚。25 C8051F020 目标系统开发方式251 常用的嵌入式系统开发技术在嵌入式系统的开发方式中，常用的开发技术有 CPU仿真、ROM 仿真、在系统编程等。1CPU 仿真CPU仿真的原理是将待开发系统的 CPU用仿真器来代替。在实际的调试中，先将样机的 CPU暂时拔离插座，将仿真器的仿真插头接入此插座。这样样机CPU的数据线、地址线和控制线都与仿真器相连。而在仿真器内部有一个与目标板 CPU相同的 CPU，控制着
15、三总线。这样一来，样机系统除了 CPU外，就成了仿真器系统的一个扩展部分。样机 CPU在调试完成后又重新插回。根据上述原理可知，每开发一种 CPU的样机系统，就需要有一种相对应的开发系统。同时，开发系统本身所占据的资源，如：存储空间、I/O 地址、中断源等，必须与样机工作时所需的避开，以免冲突。2ROM 仿真ROM仿真的原理，是将样机 ROM中待调试的用户程序引出到样机系统外的 RAM中，由外部的一台调试主机进行代码修改和运行控制。它仍然需要经过地址和数据总线来实现开发系统与样机的连接，它是利用外部主机来实现样机 ROM中程序的调试及修改。3ISP（在系统编程）ISP（In-System Pr
16、ogramming）在系统可编程，指电路板上的空白器件可以编程写入最终用户代码，而不需要从电路板上取下器件，已经编程的器件也可以用 ISP方式擦除或再编程。ISP 的实现一般需要很少的外部电路辅助实现，通常可利用单片机的 JTAG口，通过专门设计的固件程序来编程内部存储器。ISP为单片机的实验和开发带来了很大的方便和灵活性，也为广大单片机爱好者带来了福音。利用 ISP，不需要编程器就可以进行单片机的实验和开发，单片机芯片可以直接焊接到电路板上，调试结束即成成品，甚至可以远程在线升级或改变单片机中的程序。比较以上三种方式，可以看出，前两种方式开发过程都较为复杂，成本也Comment WXC5: ？Comment WXC6: 应该在第一次出现时翻译或全写Comment WXC7: 检查全文较高。采用 ISP来进行 24通道舞台电脑灯控制系统的开发，不但简单易行，而且成本也较低。252 C8051F020 的
