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1、EDA 设计（二）基于 Quartus 的多功能数字钟设计院 系： 电 光专 业： 通信工程姓 名： 沈丹萍学 号： 09042201018指导老师： 蒋立平时 间： 2011 年 11 月 20 日2摘要该实验是利用 QuartusII 软件设计一个数字钟，进行试验设计和仿真调试，实现了计时，校时，校分，清零，保持和整点报时等多种基本功能，并下载到 SmartSOPC 实验系统中进行调试和验证。此外还添加了显示星期，闹钟设定等附加功能，使得设计的数字钟的功能更加完善。关键字：Quartus 数字钟 多功能 仿真AbstractThis experiment is to design a di
2、gital clock which is based on Quartus software and in which many basic functions like time-counting,hour-correcting,minute-correcting,reset,time-holding and belling on the hour.And then validated the design on the experimental board. In addition, additional functions like displaying and reseting the
3、 week and setting alarm make this digital clock a perfect one.Key words: Quartus digital-clock multi-function simulate3目录1.设计要求42.工作原理43.各模块说明51)分频模块52)计时模块73)动态显示模块94)校分与校时模块 105)清零模块 116)保持模块 117)报时模块 124.扩展模块 131)星期模块 132)闹钟模块 135.总电路的形成 166.调试、编程下载 18 7.实验中出现问题及解决办法 188.实验收获与感受 189.参考文献 194一、 设计
4、要求1. 设计一个数字计时器，可以完成 00:00:00 到 23:59:59 的计时功能，并在控制电路的作用下具有保持、清零、快速校时、快速校分、整点报时等基本功能。2. 具体要求如下：1) 能进行正常的时、分、秒计时功能，最大计时显示 23 小时 59 分 59秒。2) 分别由六个数码管显示时分秒的计时。3) K1 是系统的使能开关，K1=0 正常工作，K1=1 时钟保持不变。4) K2 是系统的清零开关，K2=0 正常工作，K2=1 时钟的分、秒全清零。5) 在数字钟正常工作时可以对数字钟进行快速校时和校分。K3 是系统的校分开关，K3=0 正常工作 K3=1 时可以快速校分；K4 是系
5、统的校时开关，K4=0 正常工作，K4=1 时可以快速校时。3. 设计提高部分要求1) 时钟具有整点报时功能，当时钟计到 5953”时开始报时，在5953”, 5955”,5957” 时报时频率为 512Hz,5959”时报时频率为 1KHz。2) 星期显示：星期显示功能是在数字钟界面显示星期，到计时到 24小时时，星期上显示的数据进一位。3) 闹表设定： 通过开关切换显示至闹钟界面，利用闹钟校时和校分开关对闹钟时间进行设定，且不影响数字钟计时。当计时到闹钟设定时间蜂鸣器鸣叫。 4. 仿真与验证用 Quartus 软件对设计电路进行功能仿真，并下载到实验板上对其功能进行验证。二、 工作原理数字
6、计时器是由计时电路、译码显示电路、脉冲发生电路和控制电路等几部分组成的，控制电路按要求可由校分校时电路、清零电路和保持电路组成。其中，脉冲发生电路将试验箱提供的 48Mhz 的频率分成电路所需要的频率；计时电路与动态显示电路相连，将时间与星期显示在七段数码管上，并且驱动蜂鸣器整点报时；校时校分电路对时、分、星期提供快速校时；清零电路作用时，系统的分秒时同时归零；保持电路作用时，系统停止计时并保持时间不变。其原理框图如图所示：5三、 各模块说明1、分频模块分频模块将实验箱提供的 48MHZ 的频率分频，得到所需的频率。实验中需要 1HZ 作为时秒、分、时的时钟信号，2HZ 作为校分、校时的时钟信
7、号，512HZ、1000HZ 作为报时蜂鸣所需频率信号等。（1）二分频2fp波形图如下：6（2）三分频3fp波形图如下：（3）十分频10fp7波形图如下：(4)分频器总体电路fpq其中，24fp 可由一个 3fp 和三个 2fp 级联而成，1000fp 可由三个 10fp 级联而成。2、计时模块计时电路包括秒，分，时，星期四个模块，依次进位。其中秒和分的模块类似，都是一个模六十计数器，时模块是一个模 24 计数器，而星期则是一个特殊的模 7 计数器。设计时采用的是同步计数器，它们所接的时钟信号均为1Hz。（1）秒计时模块8miao当秒计时至 59 秒时由四与非门输出一个低电平将秒个位及秒十位置
8、零，同时变换此低电平为高作为进位信号传递给分个位。波形图如下：（2）分计时模块fen9观察可发现其结构与秒计时模块一致，唯一不同的是由于分清零的条件不仅是分计到 59，而且秒也要计到 59，故清零信号的输入还要添加秒计时模块的输出。波形图与秒计时模块的相类似。（3）时计时模块shi时计时模块与秒，分模块类似，只是进位信号要设计在 23 时置零进位，并且要等到秒与分信号都计到 59 时它才能进位清零，故清零信号的输入还要添加秒和分计时模块的输出。波形图如下：3、动态显示模块此模块是用于数码管的动态显示，在本实验中一共需要 7 个数码管参与显示（秒 2 位，分 2 位，时 2 位，星期 1 位）
9、，所以计数器 74161 设计为模 7 的循环，其输出既作为 4 片 74151 的控制端，又作为 38 译码器 74138 的控制端。因为只有一片 BCD 译码器 7447，所以当计数器到某一个数值时，四片 74151同时选取对应位的一个输入组成计时器某一位的 BCD 编码接入显示译码器7447，与此同时根据计数器的数值，74138 译码器也从七个显示管的使能端选择对应位有效，从而在实验箱上显现一个有效数据。扫描的频率为几千赫兹,因10为人眼视觉停留的原因，会感觉七个数码管同时显示。原理图如下：xianshiyima24、校分与校时模块（1）校分模块jiaofen当 K3 为 0 时，校分模
10、块输出 1Hz 的脉冲供给分计时模块正常计数；当 K3为 1 时，校分模块输出 2Hz 的脉冲供给分计时模块校分。其中为了防止拨开关时引发的颤动给校分带来影响，在校分模块中加入了消颤的 D 触发器。由于校分的时候无论秒计时模块是否计到 59，都能进行校分，故秒计时模块的输出要11与开关 K3 相或才能供给校分模块的使能端。（2）校时模块jiaoshi当 K4 为 0 时，校时模块输出 1Hz 的脉冲供给时计时模块正常计数；当 K4为 1 时，校时模块输出 2Hz 的脉冲供给时计时模块校分。其中为了防止拨开关时引发的颤动给校时带来影响，在校时模块中加入了消颤的 D 触发器。由于校时的时候无论秒和
11、分计时模块是否都计到 59，都能进行校时，故秒计时模块的输出要与开关 K4 相或才能供给校分模块的使能端。5、清零模块通过增加一个开关 K2 来控制计时电路，开关通过非门直接接在每个74160 的清零端，当开关断开时，计时器正常工作，当开关闭合时，计时器清零。K2=0，RD=1 ；K2=1，RD=0。6、保持模块通过开关 K1 控制秒的使能信号，当秒停止计时，计时器就 “保持”了。K1=0，ENT=1；K1=1，ENT=0。127、报时模块当电路计时到 59 分 53，55，57 秒时，分别发出一声较低的蜂鸣声；当计时到 59 分 59 秒时，发出一声较高的蜂鸣声。需要在某时刻报时，就将该时刻
12、输出为“1”的信号作为触发信号，选通报时脉冲信号进行报时。设计思路：设 F 是报时函数，F1 是低音报时函数，F2 是高音报时函数。所有函数为高电平时报时。则有：F=5953F1+5955F1+5957F1+5959F2=5951（2 F1+4F1+6F1+8F2）=5951(2F14F18F2)原理图如下：baoshi13四、 扩展模块1、星期模块星期计时关键是实现一个模七的计时循环，这里利用同步十进制计数器74160 来实现。星期的跳变需要秒分计到 59 并且时计到 23，即时的进位输出。原理图如下：week2、闹钟模块闹钟模块的设计主要需要解决三个问题，分别是闹钟校分校时的控制，显示模块
13、的复用和闹铃在规定的时间响起。（1）闹钟校分校时的控制以 2HZ 频率来校分和校时，原理图分别如下：cfenjishi14cshijishi 用开关 K7 控制界面，K3 和 K4 控制校分和校时，原理图如下：naozhongjiaoshi（2）显示模块复用用 K7 控制选择器的输出，当 K7=0 时，输出的是计时器的值，K7=0 时切换至闹钟校分校时界面，原理图如下：15naobiao其中，32 选 16 的内部电路如下图：显示模块的复用是通过设计一个 32 选 16 的选择器实现的。由于 K7 是闹钟模式控制开关，当 K7 为 0 时选择正常计数输出给显示模块，当 K7 为 1 时，16选
14、择闹钟校时的输出给显示模块显示。这样做的好处是不需要新增显示模块，节约工作量。（3）闹钟定时响起计时输出与闹钟校分校时结果比较：naobiaocompbeep其中，comp 模块内部电路：闹钟定时响起的条件是计数时间与设定时间一致，这就需要一个比较器来实现，比较器的输出接蜂鸣器，当输入数据相等时比较结果为高电平，从而驱动蜂鸣器。五、 总电路的形成（1）计时器电路17jishiqi该计时器电路中，不仅包含了秒、分、时电路，同时将校分、校时、保持、清零电路一起连入，形成完整的计时器基本电路。（2）总电路18六、 调试、编程下载选择“Processing-start complication”进行全
15、编译，编译通过后要进行管脚分配，选择“AssignmentsPins ”，在打开的对话框中的“Location”栏中选择相应的管脚填入，并将未用到的管脚置为三态，最后将程序下载到 SmartSOPC实验系统中运行，检验结果是否正确。七、 试验中出现的问题及解决办法本次实验中出现遇到了很多问题，主要原因有的是本身思考问题不全面，导致调试时漏洞百出，还有就是设计方法的问题以及作图时不够细致。以下是设计中出现的一些问题及解决方法：(1)分频模块在设计分频模块的时候，由于没有考虑整体功能实现需要多个不同频率的输出，而只把 1HZ 作为我们的目标，导致后来用到时又返回去增加输出，导致模块的变动，也给整个工程带来了麻烦。(2)译码显示问题在检验计时输出时，发现分的个位显示乱码，和同学讨论后才知道原来是输出的四位二进制位的顺序倒了，该软件中数组表示时一般高位在前，
