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1、EDA 技术课程大作业设计题目： 组合电路设计 院 系： 电子信息与电气工程学院 学生姓名： 学 号： 2 专业班级： 2010 年 12 月 06 日组合电路设计1. 设计背景和设计方案1.1 VHDL 的结构模型VHDL 的结构模型包括五个部分 实体( Enti2ty) 、结构体(Architecture) 、配置(Configu ration) 、程序包( Package) 、库( Library ) 。前四种可分别编译,编译后放入库中, 以被上层模块调用。各模块的功能描述如下。实体 设计实体是VHDL 中的基本单元, 可以代表整个系统、一块电路板、一个芯片或一个门电路。实体说明定义了器
2、件的端口特性和端口模式,设立了实体与外部进行通信的环境。结构体 结构体描述一个设计的结构或行为,把一个设计的输入与输出之间的逻辑关系建立起来。结构体最基本的语句是进程( Process) , 它在结构体中可以用来描述算法或者表示信号间的逻辑变换。一个结构体中可以包含多个进程, 进程之间通过信号或共享变量进行通信。配置 利用配置技术, 可以选取不同的结构体,这样就可以对同一设计任务进行多种配置的性能实验, 从而选取性能最优的逻辑实现。程序包 程序包是一个可编译的VHDL 源设计单元, 建立一个程序包的目的是将公用的子程序、数据类型、常数以及编译过的设计接口综合起来,以备顶层设计调用。程序包的作用
3、类似于C 语言中的文件。库 库用来存放编译结果, 包括实体、结构体、配置、程序包, 以便模拟时使用或被其它设计调用,达到资源共享的目的。1.2 VHDL 的设计方法层次化的设计方法是软件工程中的重要方法,VHDL 将其引入到硬件描述中, 这就是自顶向下的设计(TOP2DOWN 设计) , 自顶向下的设计是从系统级开始, 将整个系统划分为子模块, 然后对这些子模块再进行进一步的划分 , 一直这样做下去, 直到可以直接用库中的元件来实现为止。目前, 专用集成电路 (ASIC) 的复杂度越来越高, 这样复杂的电路已不再是简单的个人劳动, 需要多人的分工合做。这种自顶向下的设计方法使一个大型的系统设计
4、分解为若干个可操做的模块, 易于分工合做。并且可以对这些模块分别进行模拟仿真。由于设计的主要模拟仿真是在高层上实现的, 所以能及早地发现系统中的错误并改正之, 提高设计的效率。图所示是双 2选 1多路选择器构成的电路 MUXK，对于其中 MUX21A，当 S=0和S=1时，分别有 yfb） ，当 s为高电平时，y 输出 fb，而当 s为低电平时，y 输出fa。显然，证实了 VHDL设计的正确性。1.3 MUXK电路 VHDL描述LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY MUXK ISPORT(a1,a2,a3,s0,s1:IN STD_LO
5、GIC;outy:OUT STD_LOGIC);END ENTITY MUXK;ARCHITECTURE BHV OF MUXK ISCOMPONENT MUX21APORT(a,b,s:IN STD_LOGIC;y:out std_logic);END COMPONENT;SIGNAL tmp:STD_LOGIC;BEGINU1:MUX21A PORT MAP(a=a2,b=a3,s=s0,y=tmp);U2:MUX21A PORT MAP(a=a1,b=tmp,s=s1,y=outy);END ARCHITECTURE BHV;MUXK电路波形仿真图3.结果和结论从波形图的时序波形中看出，对于 a1,a2,a3三种不同频率的时钟输入信号，规定控制信号 s0，s1 分别为 10，01，00，11 四种状态，其结果是，s 为 0状态时，y 输出a(即 a1);s为 1状态时，y 输出 b（即 a3） 。
