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1、概 述,一、时序电路的特点,1. 定义,任何时刻电路的输出，不仅和该时刻的输入信号有关，而且还取决于电路原来的状态。,2. 电路特点,(1) 与时间因素 (CP) 有关；,(2) 含有记忆性的元件(触发器)。,输入,输出,二、时序电路逻辑功能表示方法,1. 逻辑表达式,(1) 输出方程,(3) 状态方程,(2) 驱动方程,2. 状态表、卡诺图、状态图和时序图,三、时序逻辑电路分类,1. 按逻辑功能划分：,计数器、寄存器、读/写存储器、顺序脉冲发生器等。,2. 按时钟控制方式划分：,同步时序电路,触发器共用一个时钟 CP，要更新状态的触发器同时翻转。,异步时序电路,电路中所有触发器没有共用一个
2、CP。,3. 按输出信号的特性划分：,Moore型,Mealy型,5.1 时序电路的基本分析和设计方法,5.1.1 时序电路的基本分析方法,1. 分析步骤,时序电路,时钟方程,驱动方程,状态表,状态图,时序图,CP触发沿,特性方程,输出方程,状态方程,计算,2. 分析举例,写方程式,时钟方程,输出方程,(同步),驱动方程,状态方程,特性方程,(Moore 型),例 5.1.1,解,计算，列状态转换表,0 0 0,1,0 0 1,1,0 1 1,1,1 1 1,1,1 1 0,1,0,1 0 0,0 1 0,1,1 0 1,1,0 1 0,1,画状态转换图,000,001,/1,011,/1,1
3、11,/1,110,/1,100,/1,/0,有效状态和有效循环,010,101,/1,/1,无效状态和无效循环,能否自启动?,能自启动：,存在无效状态，但没有形成循环。,不能自启动：,无效状态形成死循环,0 0 0,1,方法2 利用卡诺图求状态图,Q2n+1 Q1n+1 Q0n+1,001,011,111,101,000,010,110,100,000,001,011,111,110,100,010,101,画时序图,CP下降沿触发,Q2,Q1,Q0,000,001,011,111,110,100,000,Y,不画无效状态,Mealy型,例 5.1.2,时钟方程,输出方程,驱动方程,状态方程
4、,解,写方程式,S = 0,Q2n+1 Q1n+1 Q0n+1,001,010,100,011,101,110,000,111,S = 1,001,010,100,011,101,000,000,111,状态转换表,状态图,000,001,/00,010,/00,011,/00,100,/00,101,/00,110,0/00,111,0/00,0/01,1/10,110,111,1/00,能自启动,S/Y1Y2,1/11,画时序图,当 S = 0 时，每 8 个 CP 一个循环；,当 S =1 时，每 6 个 CP 一个循环。,S/Y1Y2,可控加计数器,1/11,Y2Y1,例 5.1.3,
5、异步时序电路,解,时钟方程,驱动方程,状态方程,(CP 有效),(CP 有效),写方程式,画时序图,Q0,Q1,Q2,求状态转换表,CP0,CP2,CP0,CP2,CP0,CP2,CP0,CP2,CP0,CP2,CP0,CP2,CP0,CP2,CP0,CP2,10100000,00010001,CP1,CP1,CP1,CP1,01100110,能自启动,电路图,5,特性方程：,例,5.1.2 时序电路的基本设计方法,1. 设计的一般步骤,时序逻辑问题,逻辑抽象,状态转换图（表）,状态化简,最简状态转换图（表）,电路方程式（时钟、输出、状态方程）,选定触发器的类型,逻辑电路图,检查能否自启动,求
6、出驱动方程,二进制代码状态图(表),尽量利用约束项,2. 设计举例,按如下状态图设计时序电路。,解,已给出最简状态图，若用同步方式：,输出方程,Y,0,0,0,0,0,1,为方便，略去右上角 标n。,例 5.1.4,读懂状态图所表达的信息,状态方程,1,0,1,0,1,0,0,1,0,0,0,1,1,选用 JK 触发器,驱动方程,约束项,逻辑图,Y,1,(Moore型),检查能否自启动：,无效状态,代入,输出方程和变换后的状态方程5.1.14中,5.1.14,110,能自启动,/0,/1,111,000,例 5.1.5,按如下状态图设计时序电路。,P/Y1Y2,解,时钟方程,输出方程,选用上升
7、沿触发的 D 触发器,状态方程,驱动方程,= D0,= D1,= D2,逻辑图等 (略),1/1,例 5.1.6,设计 一个串行数据检测电路，要求输入3 或 3 个以上数据1时输出为 1，否则为 0。,解,逻辑抽象，建立原始状态图,S0 原始状态(0),S1 输入1个1,S2 连续输入 2 个 1,S3 连续输入 3 或 3 个以上 1,S0,S1,S2,S3,X 输入数据,Y 输出数据,0/0,1/0,0/0,1/0,0/0,0/0,1/1,状态化简,0/0,0/0,状态分配、状态编码、状态图,M = 3，取 n = 2,S0 = 00,S1 = 01,S2 = 11,选触发器、写方程式,选
8、 JK ( ) 触发器,同步方式,输出方程,Y,0,0,0,0,0,1,Q1,1,Q0,1,状态方程,驱动方程,约束项,逻辑图,Y,(Mealy 型),无效状态 10,10,00,0/0,11,1/1,能自启动,例,设计一个异步时序电路，要求如右图所示状态图。,选触发器，求时钟、输出、状态、驱动方程,选用3个CP上升沿触发的D触发器，分别用FF0、FF1、FF2表示。,输出方程,次态卡诺图,时钟方程：,FF0每输入一个CP翻转一次，只能选CP。,选择时钟脉冲的一个基本原则：在满足翻转要求的条件下，触发沿越少越好。,电路图,检查电路能否自启动,将无效状态110、111代入输出方程和状态方程计算：
9、,电路能够自启动。,特性方程：,触发器课堂练习,题目:时钟CP及输入信号D 的波形如图所示,试画 出各触发器输出端Q的波形,设各输出端Q的 初始状态=0.,触发器课堂练习(续),维-阻型J-K触发器,主从型J-K触发器,5.2 计数器 (Counter),5.2.1 计数器的特点和分类,一、计数器的功能及应用,1. 功能：,对时钟脉冲 CP 计数。,2. 应用：,分频、定时、产生节拍脉冲和脉冲序列、进行数字运算等。,二、计数器的特点,1. 输入信号：,计数脉冲 CP,Moore 型,2. 主要组成单元：,时钟触发器,三、 计数器的分类,按数制分：,二进制计数器十进制计数器N 进制(任意进制)计
10、数器,按计数方式分：,加法计数器减法计数器可逆计数 (Up-Down Counter),按时钟控制分：,同步计数器 (Synchronous )异步计数器 (Asynchronous ),按开关元件分：,TTL 计数器CMOS 计数器,二进制计数器,二进制数: 用0和1两个数字表示, 加1计数,逢2进1,二进制数,4位二进制数: Q3 Q2 Q1 Q0,位数: 3 2 1 0,8 4 2 1,相当于十进制数: 8Q3+4Q2+2Q1+1Q0,例: Q3Q2Q1Q0=1010B =81+4 0+2 1+1 0 =10D,4位二进制表示的最大数为: 1111B=8+4+2+1=15D=,8位二进制
11、表示的最大数为: 11111111B=,16位二进制表示的最大数为:,二进制数所表示数的范围:,5.2.2 二进制计数器,计数器计数容量、长度或模的概念,计数器能够记忆输入脉冲的数目，即电路的有效状态数 M 。,3 位二进制同步加法计数器：,0000,1111,/1,4 位二进制同步加法计数器：,000,111,/1,n 位二进制同步加法计数器：,一、二进制同步计数器,(一) 3 位二进制同步加法计数器,FF2、FF1、FF0,Q2、Q1、Q0,设计方法一：,按前述设计步骤进行,设计方法二：,按计数规律进行级联,C = Q2n Q1n Q0n, Carry,向高位的进位,J0= K0 = 1,
12、J1= K1 = Q0,J2= K2 = Q1Q0,= T0,= T1,= T2,n 位二进制同步加法计数器级联规律：,J0= K0 =1,J1= K1 = Q0,J2= K2 = Q1Q0,串行进位,触发器负载均匀,并行进位,低位触发器负载重,Borrow,若用T 触发器：,(二) 3 位二进制同步减法计数器, 向高位发出的借位信号,T0 = 1,级联规律：,(三) 二进制同步可逆计数器,单时钟输入二进制同步可逆计数器,加/减控制端,加计数,T0 = 1、T1= Q0n、 T2 = Q1nQ0n,减计数,双时钟输入二进制同步可逆计数器,加计数脉冲,减计数脉冲,CP0= CPU+ CPD,CP
13、U 和CPD 互相排斥,CPU = CP，CPD= 0,CPD= CP，CPU= 0,CPU,CPD,(四) 集成二进制同步计数器,1. 集成 4 位二进制可预置同步加法计数器,引脚排列图,逻辑功能示意图,0 0 1 1,Q3 Q0 = 0000,同步并行置数,异步清零,Q3 Q0 = D3 D0,1) 74LS161 和 74LS163,74161的状态表,CTP = CTT = 1,二进制同步加法计数,CTPCTT = 0,保持,若 CTT = 0,CO = 0,若 CTT = 1,74163,例,D0D3可随意处理,D0D3必须都接0,2) CC4520,使能端也可作计数脉冲输入,计数脉
14、冲输入也可作使能端,异步清零,2. 集成 4 位二进制同步可逆计数器,1) 74191（单时钟）,加计数时CO/BO= Q3nQ2nQ1nQ0n,并行异步置数,CT = 1,CO/BO = 1时，,2) 74193(双时钟),二、二进制异步计数器,(一) 二进制异步加法计数器,CP0 = CP,CP1 = Q0,CP2 = Q1,用T 触发器 (J = K = 1)下降沿触发,C = Q2n Q1n Q0n,并行进位,若采用上升沿触发的 T 触发器,CP0= CP,D 触发器构成的 T 触发器 ( D = Qn )， 下降沿触发,D 触发器构成的 T 触发器 ( D = Qn )， 下降沿触发,若改用上升沿触发的 D 触发器？,(二) 二进制异步减法计数器,012345678,0 0 0,1 1 1,1 1 0,1 0 1,1 0 0,0 1 1,0 1 0,0 0 1,
