EDA实验指导讲义(自编)

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1、EDA 技术实验指导讲义1实 验 注 意 事 项1. 启动计算机，进入 2000 系统（98 系统可以直接进行硬件编程下载，其它系统需装驱动） 。2. 打开 Quartus II 软件，注意软件有没有安装 Lisence，若没有请自己安装。3. 在 Quartus II 中进行设计的输入、编译和仿真，若正确后可进行下一步。4. 检查实验箱的数据线有无连接到计算机的并口（轻插轻拔） ，电源线有无接上，若均有，则给实验箱上电（开关在实验箱后面） 。5. 确认你所需要的实验模式，选中此种模式后，建议按一下右侧的复位键，以便使系统进入该结构模式工作。6. 在 Quartus II 中进行引脚的锁定后，

2、重新编译一次，然后再下载到实验箱上，接着在实验箱上进行硬件验证。需要修改代码的话，重复 36 部分。7. 注意在实验中不可带电插拔实验箱上的任何芯片。8. 不可随意搬动实验箱，若确实需要移动，需老师在场，且同意。9. 不可将水、饮料等其它液体洒到实验箱上面。10. 离开实验室时不可带走任何实验室的东西，比如实验说明书等。11. 闲置不用实验箱时，关闭实验箱后面的开关，注意不要拔掉数据线（后续实验还要用） ，将数据线放平，实验箱的盖子轻轻盖上，不必上锁扣！ 实 验 的 一 般 步 骤1. 原理图或 VHDL 程序代码输入2. 检查有无语法错误，编译通过3. 建立波形仿真文件4. 进行时序仿真，观

3、察逻辑关系是否正确5. 管脚分配与锁定6. 重新编译适配，产生下载文件7. 检查实验箱的电源接上否？并行下载线是否正确联接？拨码开关 4 为 ON,其它为 OFF?8. 打开实验箱电源，选择合适的模式，复位系统9. 编程下载，选择 JTAG 并行下载方式10. 硬件仿真EDA 技术实验指导讲义2实验课的上课纪律：1. 珍惜做实验的时间，禁止在电脑上玩游戏2. 实行点名制度，须经老师在实验箱上进行硬件验证，若正确才算完成实验。3. 平时实验的成绩占期末考的 30%40%。实验报告的撰写格式：实验名称一、 实验目的二、 实验内容三、 实验条件 （1） 、开发软件Max+Plus II或者Quart

4、us II 5.0/7.2（2） 、实验设备 GW-48 系列 EDA 实验开发系统（3） 、所用芯片Altera 公司 ACEX1K 系列的 EP1K30TC144-3 芯片四、 实验设计（1） 、系统的原理框图（2） 、原理图/VHDL 源程序（3） 、仿真波形（4） 、管脚锁定情况五、实验结果及总结（1） 、系统仿真情况（2） 、硬件验证情况（3） 、实验过程中出现的问题及解决的办法注：除仿真波形可用截图方式打印外，其余要求用手写。EDA 技术实验指导讲义3【实验一】EDA 软件的熟悉使用及一位全加器的原理图输入设计实验目的：1了解 Quartus的基本使用方法。2掌握并熟悉 GW-48

5、 型 EDA 实验开发系统的使用。3. 掌握一位全加器的原理图输入设计过程设计提示：图 1 一位半加器原理图图 2 一位全加器顶层原理图可选用模式 5，从 PIO0PIO7 选择 3 个作为输入，从 PIO8PIO15 中选择选择两个作为输出，根据相应的数码管的亮暗来判断逻辑关系正确与否。【实验二】2 位十进制频率计的原理图设计（选做）1进一步熟悉 Quartus和 GW48EDA 开发系统的使用 2. 掌握两位十进制计数器的原理图设计3.掌握频率计的控制电路设计 4.理解自上而下的设计过程设计提示：EDA 技术实验指导讲义4图 3 二位十进制计数器模块 conter8.gdf图 4 频率计时

6、序控制模块 tr_ctro.gdf图 5 两位十进制频率计顶层设计文件可选用模式 6，F_IN 接 CLOCK0 中的两位的频率（1Hz，4Hz，16Hz，64Hz），CLK 接 CLOCK2 中的 8Hz,则直接显示待测信号的频率值。Cout 溢出指示可接指示灯 D8。【实验三】1 位全减器的 VHDL 设计实验目的：1.熟悉 Quartus和 GW48EDA 开发系统的使用2.掌握一位半减器的 VHDL 设计3.掌握一位半减器构建一位全减器的方法4.掌握元件例化语句的使用设计提示：EDA 技术实验指导讲义5表 1 一位半减器真值表输入 输出x y Diff=x-y s_out0 0 0 0

7、0 1 1 11 0 1 01 1 0 0由表 1 得一位半减器的逻辑表达式： yxoutsyxydif _表 2 一位全减器真值表输入 输出sub_in x y Diffr=x-y-sub_in sub_out0 0 0 0 00 0 1 1 10 1 0 1 00 1 1 0 01 0 0 1 11 0 1 0 11 1 0 0 01 1 1 1 1由表二得全减器的逻辑表达式：)(_)(_ yxinsubyxotsubyxinsubdifr 由以上分析可得出结论：一位全减器可由两个半减器和一个或门构成一个全减器，如图 6 所示。图 6 一位全减器要求全部用 VHDL 语句进行设计，可用 C

8、ASE 语句来描述半减器，用元件调用语句、例化语句来描述EDA 技术实验指导讲义6全减器的顶层文件。硬件仿真与实验一类同。【实验四】 双二选一多路选择器设计实验目的：1.熟悉 Quartus和 GW48EDA 开发系统的使用2.用 VHDL 语言编写二选一多路选择器模块 MUX21A.VHD3.根据图 7，利用元件例化语句连接两个 MUX21A 模块，以达到三选一的功能。图 7硬件仿真：可选用模式 5，输入 a1、a2、a3 可接入三组不同的时候信号，s0、s1 可接键 8 和键 7，输出 outy 可接扬声器。合理选择输入时候信号的频率在人的听觉范围内，当 s0、s1 取不同的值时，可以听到

9、不同频率的声音，以达到验证的目的。实验报告：给出 MUX21A 和顶层文件的源程序和波形仿真图。【实验五】带有并行加载功能的增 1/减 1 计数器设计1、 带有计数使能（EN1 计数允许）及异步清零 (RST0 清零有效)功能。2、 当加载信号（LOAD）有效时，并行加载四位二进制位数据。3、 当加载信号无效时，若 UP_DOWN=1,则在加载数据的基础上进行加 1 计数，当计数值为 1111 时，COUT 为 1；若 UP_DOWN=0,则在加载数据的基础上进行减 1 计数，当计数值为 0000 时，COUT 为 1。设计提示：Library ieee;Use ieee.std_logic_

10、1164.all;Use ieee.std_logic_unsigned.all;Entity up_down isEDA 技术实验指导讲义7Port(clk,load,up_down,rst,en:in std_logic;data:in std_logic_vector(3 downto 0);Sum: out std_logic_vector(3 downto 0);Cout: out std_logic);End;硬件仿真：可选用模式 0，clk 接键 8，每按两下，产生一个上升沿；load 接键 7，up_down 接键 6，rst 接键5，en 接键 4， data 接键 1，键

11、1 可以产生 00001111 之间的任何一个数值，通过指示灯 D4D1 显示。验证时先置 en 为 1，rst 为 1，确定 data 的数值和计数的方向（up_down 为 1 或 0）后，给 load 一个高电平，并行装载数据，数码管显示装载的数值，然后 load 置 0，之后随着 clk 上升沿（每按两次键 8 产生一个上升沿）的出现，数码管会根据 up_down 为 1 或 0 进行增 1 或减 1 显示。由于硬件资源不够，cout 没指示灯可接。实验报告：给出完整的 VHD 文件和波形仿真文件，其中 VHD 文件的实体部分与讲义上的一样，结构体部分同学自己编写，以实现要求的功能。波

12、形仿真文件中的输入信号以图 10 为参考，给出输出信号的仿真情况，COUT 的输出情况需要在仿真图中显示。图 10【实验六】一位十六进制加减可控计数器的七段数码显示电路实验目的：1.熟悉 Quartus和 GW48_EDA 开发系统的使用EDA 技术实验指导讲义82.用 VHDL 语言设计七段数码管（共阴）显示模块3.用 VHDL 语言设计一位十六进制加减可控计数器（要求异步清零，同步使能）4.将 2 和 3 设计的模块整合成一位十六进制加减可控计数器的七段数码显示电路设计提示：数码管管脚示意如图 8，共阴极数码管译码真值表如表 3，顶层原理图如图 9。图 8 数码管管脚示意图 图 9 实验四

13、顶层文件原理图表 3:共阴极数码管译码真值表四位 BCD 码 数码管输出I3 I2 I1 I0 a b c d e f g0 0 0 0 1 1 1 1 1 1 00 0 0 1 0 0 0 0 1 1 00 0 1 0 1 1 0 1 1 0 10 0 1 1 1 1 1 1 0 0 10 1 0 0 0 1 1 0 0 1 10 1 0 1 1 0 1 1 0 1 10 1 1 0 1 0 1 1 1 1 10 1 1 1 1 1 1 0 0 0 01 0 0 0 1 1 1 1 1 1 11 0 0 1 1 1 1 1 0 1 11 0 1 0 1 1 1 0 1 1 11 0 1 1

14、0 0 1 1 1 1 11 1 0 0 1 0 0 1 1 1 0EDA 技术实验指导讲义91 1 0 1 0 1 1 1 1 0 11 1 1 0 1 0 0 1 1 1 11 1 1 1 1 0 0 0 1 1 1其中 CNT4B_UP_DOWN 为加减可控的计数器，加减方向由 UP_DOWN 控制，DECL7S 模块为译码模块，将四位二进制数译成七段码。硬件仿真：可选用模式 6，CLK 接 CLK0 的 1Hz，EN 接键 8，RST 接键 7，UP_DOWN 接键 6，LED6.0接数码管8，COUT 接指示灯 D8。当 RST 为 1 时，输出为零；当 EN 为 1，RST 为 0

15、，UP_DOWN 为 1 时，数码管依次从 0F 递增显示，当显示到 F 时，指示灯 D8 亮一下；当 EN 为 1，RST 为 0，UP_DOWN 为 0 时，数码管依次从 F0 递减显示，当显示到 0 时，指示灯 D8 亮一下；当 EN 为 0 时，则显示暂停。CLK 也可以接按键，通过按两下按键，数码管数值会加 1。实验报告要求：编写二个 VHD 底层文件，一个顶层文件（可用 GDF 或 VHD 格式），分别对它们进行编译仿真，给出仿真波形，仿真图形中要求 A、LED7S、CQ 以总线的方式显示数据，便于阅读。将硬件仿真的情况写进实验报告。【实验七】分频器的设计实验目的：1、熟悉 Qua

16、rtus和 GW-48 型 EDA 开发系统的使用 2、掌握分频器的设计、分析和测试方法实验原理：数字电路系统中，分频器是一种应用非常广泛的器件，其功能是对较高频率的信号进行分频。分频电路的本质是加法计数器的变种。分频器常用来对时钟信号进行分频，用以得到较低频率的时钟信号、选通信号、中断信号等。实验内容一：设计分频系数为 2 的整数 N 次幂的分频器。CLKCON1.0CLK_OUTDIV2Ninst（N=1,2,3,4 即分频系数分别为 2,4,8,16。分频后的信号占空比为 50%，控制信号 CON=00,01,10,11 时，输出信号 CLK_OUT 分别是输入信号 CLK 的 2,4,8,16 分频）给出仿真图如下：EDA 技术实验指导讲义10实验内容二：8 位数控分频器设计（参 P157 例 620）在实验系统上硬件验证例 6-20