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1、逐次逼近寄存器型ADC设计报告组 员（学 号）： 王 迪（20083509） 高 超（20083507） 韩吉祥（20083506） 曹天一（20083510） 专 业（年 级）： 集成电路设计与集成系统 课 程 名 称 ： 逐次逼近寄存器型ADC 提 交 日 期 ： 逐次逼近寄存器型模数转换器（SAR ADC）设计报告一、组员分工：序 号组 员承 担 工 作1王迪数模转换DAC ，SAR数字逻辑控制单元所有版图设计2高超Mos双向开关 两相不交叠时钟3韩吉祥采样保持电路，比较器4曹天一二、项目设计要求：设计一个12bit逐次逼近寄存器型模数转换器SAR ADC三、项目参数要求：分 辨 率12
2、bit采样频率100KHz功 耗 2mW电源电压2.5V面 积VDAC，则比较器输出“1”电平，N位寄存器的MSB保持“1”电平；反之，若VINvin1则vout输出高点平，若vin2vin1则输出低电平。（3） 参数设定：管子名称管子类型宽(um)长(um)M1NMOS31M2NMOS31M3PMOS51M4PMOS51M5NMOS31M6PMOS101M7NMOS2.41M8NMOS141（4）仿真网表：功能仿真网表：- 5 -*Subckt inverter.lib mix025_1.l ttVdd vdd 0 2.5V.param com=1.25vxinv in1 in2 vout
3、vdd inv.subckt inv in1 in2 vout vdd vin_n1 in1 0 comvin_n2 in2 0 pwl 0 0v 20u 2.5vibias vdd vbias 30uM1 vm1 in1 vn1 gnd nch L=1u W=3uM2 vf1 in2 vn1 gnd nch L=1u W=3uM3 vm1 vm1 vdd vdd pch L=1u W=5uM4 vf1 vm1 vdd vdd pch L=1u W=5uM5 vn1 vbias gnd gnd nch L=1u W=3uM6 vout vf1 vdd vdd pch L=1u W=10uM7
4、vout vbias gnd gnd nch L=1u W=2.4uM8 vbias vbias gnd gnd nch L=1u W=14uCc vf1 0 20fFCL vout 0 20fF.ends.tran 1n 20u.print tran V(vout) V(in2) v(in1).end精度仿真网表*Subckt inverter.lib mix025_1.l ttVdd vdd 0 2.5V.param com=1.25vxinv in1 in2 vout vdd inv.subckt inv in1 in2 vout vdd vin_n1 in1 0 comvin_n2 i
5、n2 0 pwl 0 1.2497v 10u 1.2503vibias vdd vbias 30uM1 vm1 in1 vn1 gnd nch L=1u W=3uM2 vf1 in2 vn1 gnd nch L=1u W=3uM3 vm1 vm1 vdd vdd pch L=1u W=5uM4 vf1 vm1 vdd vdd pch L=1u W=5uM5 vn1 vbias gnd gnd nch L=1u W=3uM6 vout vf1 vdd vdd pch L=1u W=10uM7 vout vbias gnd gnd nch L=1u W=2.6uM8 vbias vbias gnd
6、 gnd nch L=1u W=14uCc vf1 0 20fFCL vout 0 20fF.ends.tran 1n 10u.print tran V(vout) V(in2) V(in1).end传播延时网表：*Subckt inverter.lib mix025_1.l ttVdd vdd 0 2.5V.param com=1.25vxinv in1 in2 vout vdd inv.subckt inv in1 in2 vout vdd vin_n1 in1 0 comvin_n2 in2 0 pulse(0 2.5v 1n 1n 0.2u 0.4u)ibias vdd vbias 3
7、0uM1 vm1 in1 vn1 gnd nch L=1u W=3uM2 vf1 in2 vn1 gnd nch L=1u W=3uM3 vm1 vm1 vdd vdd pch L=1u W=5uM4 vf1 vm1 vdd vdd pch L=1u W=5uM5 vn1 vbias gnd gnd nch L=1u W=3uM6 vout vf1 vdd vdd pch L=1u W=10uM7 vout vbias gnd gnd nch L=1u W=2.4uM8 vbias vbias gnd gnd nch L=1u W=14uCc vf1 0 20fFCL vout 0 20fF.
8、ends.tran 1n 1u.print tran V(vout) V(in2,in1).end（4） 仿真结果：（要求给出仿真结果图，并对结果图中所显示的功能或结果数值进行说明）功能仿真结果：该图为比较器功能仿真图像，由图像可以看出，VOUT已经达到满量程了，并且实现了比较器的功能：当vin2vin1时输出为高电平。精度仿真结果：该图像为精度仿真结果图，从图中可以看出在我们设定的1.25V，在1.25V上下波动0.3mV（1.2497-1.2503V）之间输出波形发生了翻转，说明该比较器精度满足0.6mV的精度要求。但是从输出波形在翻转时有一定的延迟。传播延时仿真：传播延时由输出图像翻转的
9、50的点与输入图像翻转的50的点之间的时间差，他翻译的是比较器的速度，由图中可以得出传播延时约等于33ns。（5） 版图：（要求在版图中标出该模块与外界连接的各端口名称，用标尺标出版图尺寸值）l 子模块2： 采样保持电路(S/H) （1）电路结构：(给出电路结构图)（2）工作原理：有CLK端输入选通脉冲，当clk处于高点平时传输门导通vin输入，电路处于采样阶段，当clk由高电平跳转到低电平后，传输门闭合，由于有保持电容的存在，是电路出于保持阶段。（3） 参数设定：管子名称管子类型宽(um)长(um)M1NMOS31M2NMOS31M3PMOS51M4PMOS51M5NMOS31M6PMOS1
10、01M7NMOS31M8NMOS141M9NMOS4.51（4）仿真网表：*Subckt inverter.libmix025_1.lttvin in 0 sin 1.25 1.25 100kVk k 0 PULSE(0 2.5 0 0.1n 0.1n 1u 5u)Cc vf1 vout 3pFCL vout 0 3pFC3 in2 0 1pFM1 vm1 vout vn1 gnd nch L=1u W=3uM2 vf1 in2 vn1 gnd nch L=1u W=3uM3 vm1 vm1 vdd vdd pch L=1u W=5uM4 vf1 vm1 vdd vdd pch L=1u W=
11、5uM5 vn1 vbias gnd gnd nch L=1u W=3uM6 vout vf1 vdd vdd pch L=1u W=10uM7 vout vbias gnd gnd nch L=1u W=3uM8 vbias vbias gnd gnd nch L=1u W=14uM9 in2 k in 0 nch L=1u W=4.5u.tran 10n 40u.print v(in) v(k) v(vout).end（5）仿真结果：（要求给出仿真结果图，并对结果图中所显示的功能或结果数值进行说明）该采样保持电路采用高电平采样低电平保持，在几个采样周期内基本满足了采样的要求，采样频率为100KHz。（6）版图：（要求在版图中标出该模块与外界连接的各端口名称，用标尺标出版图尺寸值）l 子模块3： 数模转换器DAC （1）电路结构：(给出电路结构图)（2）工作原理：采用的电荷按比例缩放的DAC中并没有清零开关，如果
