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1、天之蓝电子工作室基于 FPGA 的 16 位 RISC_CPU 设计一课题的来由和设计环境介绍通过学习夏宇闻教授的Verilog 数字系统设计教程 的学习，想自己动脑筋设计一个比较简单的 CPU，一方面熟悉了解基于 FPGA 开发的一些基本流程，另一方面能够进一步加深自己计算机基础理论的学习，并在此基础上以后能够进行更高层次的设计。本文中的 CPU 是通过 Altera QuartusII9.0，Modelsim6.4环境下用 Verilog 语言进行仿真。这个 16 位的 CPU 是在Verilog 数字系统设计教程中的 CPU 模型通过修改得到的。本文所有的程序代码和测试文件详见：http
2、:/ 结构RISC_CPU 是一个复杂的数字逻辑电路，但是其基本部件 的逻辑并不复杂，可以将其分成 8 个基本部件来考虑：时钟发生器，指令寄存器，累加器，算术逻辑运算单元，数据控制器，状态控制器，程序计数器，地址多路器。各部件的连接关系见图 1。其中时钟发生器利用外来时钟信号进行分频生成一系列时钟信号，送往其它部件用作时钟信号。各部件之间的相互操作关系则由状态控制器来控制。clkrstalu_enafetchclkload_irrstdata7.0opc_iraddr15.0clkload_accrstdata7.0accum_out7.0alu_clkdata7.0accum7.0opcod
3、e3.0zeroalu_out7.0clkfetchrstenaclkenazeroopcode3.0datactl_enahaltinc_pcload_accload_irload_pcrdwrdata_enain7.0 data7.0fetchir_addr11.0pc_addr11.0addr11.0clkloadrstir_addr11.0pc_addr11.0CLKSOURCE:m_CLKSOURCEaccum:m_accumadr:m_adrclkresethaltrdwrfetchaddr11.0opcode3.0ir_addr11.0pc_addr11.0data7.0coun
4、ter:m_countermachine:m_machinealu:m_alumachinectl:m_machinectlirregister:m_irregisterdatactl:m_datactl图 1 RISC_CPU 中各部件的相互连接关系1. 时钟发生器时钟发生器 CLKSOURCE 利用外来时钟信号 clk 生成一系列时钟信号alu_clk,fetch,并送往 cpu 的其它部件。其中，fetch 是控制信号，clk 的 6 分频信号。当 fetch 高电平时，使 clk 能触发 cpu 控制器开始执行一条指令；同时fetch 信号还将控制地址多路器输出指令地址和数据地址。cl
5、k 信号还用作指令寄存器，累加器，状态控制器的时钟信号。图 2 为时钟发生器原理图。时钟发生器的波形如图 3 所示。图 2 时钟发生器天之蓝电子工作室图 3 时钟发生器波形2.指令寄存器指令寄存器是用于寄存指令的寄存器，如图 4 所示。图 4 指令寄存器结构指令寄存器的触发信号时 clk，在 clk 的正沿触发下，寄存器将数据总线送来的指令存入 16 位的寄存器中，但并不是每个 clk 的上升沿都寄存数据总线的数据，因为数据总线上有时传输指令，有时传输数据。什么时候寄存，什么时候不寄存由 CPU 状态控制器的 load_ir 信号控制。 load_ir 信号通过 load_ir 口输入到指令寄
6、存器，复位后，指令寄存器被清为零。每条指令为 16 位。高 4 位是操作码，低 12 位是地址（cpu 的地址总线为12 位，寻址空间为 4K 字节）。本设计的数据总线为 16 位，所以取指令只要一次就可以了。3.累加器累加器用于存放当前的结果，它也是双目运算中的一个数据来源（如图5）。复位后，累加器的值是零。当累加器通过 load_acc 信号时，在 clk 时钟跳变沿时就受到来自于数据总线的数据。天之蓝电子工作室图 5 累加器结构4.算术运算器算术逻辑运算单元如图 6 所示，它根据输入的 16 种不同的操作码分别进行加减乘，与或非等基本操作运算，利用这几种基本运算可以实现很多种其它运算以及
7、逻辑判断等操作。图 6 算术运算器结构5.数据控制器数据控制器如图 7 所示，其作用是控制累加器的数据输出，由于数据总线是各种操作时传送数据的公共通道，不同情况下传送不同的内容。有时要传输指令，有时要传送 RAM 区或接口的数据。累加器的数据只有在需要往 RAM 区域或端口写时才允许输出，否则应呈现高阻态，以允许其它部件使用数据总线。所以任何部件往总线上输出数据时，都需要一控制信号。而此控制信号的启停则由 cpu 状态控制器输出各信号控制决定。数据控制器何时输出累加器的数据则由状态控制器输出的控制信号 data_ena 决定。天之蓝电子工作室图 7 数据控制器结构6.地址多路器地址多路器如图
8、8 所示，它用于选择输出的地址是 PC 地址还是数据/端口地址。每个指令周期的前 3 个时钟周期用于从 ROM 中读取指令，输出的应是PC 地址，后 3 个时钟周期用于 RAM 或端口的读写，该地址有指令给出。地址的选择输出信号由时钟信号的 6 分频 fetch 提供。图 8 地址多路器结构7.程序计数器程序计数器如图 9 所示。它用于提供指令地址，以便读取指令。指令按地址顺序存放在存储器中。有两种途径可形成指令地址；其一是顺序执行的情况，其二是遇到要改变顺序执行程序的情况，例如执行 JMP 指令后，需要形成新的地址。下面就来详细说明 PC 地址是如何建立的。天之蓝电子工作室图 9 程序计数器
9、结构复位后，指令指针为零，即每次 CPU 重新启动将从 ROM 的零地址开始读取指令并执行，每条指令执行完，指向下一个指令。如果正在执行的指令是跳转语句，这时 CPU 状态控制器将会输出 load_pc 信号，通过 load 口进入程序计数器，程序计数器（pc_addr ）将装入目标地址（ ir_addr0）。8.状态控制器状态控制器如图 10 所示。图 10 状态控制器状态机控制器接收复位信号 rst，当 rst 有效时，通过信号 ena 使其为零，输入到状态机中，以停止状态机的工作。状态机是 cpu 的控制核心，用于产生一系列的控制信号，启动或停止某些部件。cpu 何时进行指令来读写 I/
10、O 端口及 RAM 区等操作，都是由状态机来控制的。状态机的当前状态，由变量 state记录，state 的值就是当前这个指令周期中已过的时钟数。天之蓝电子工作室指令周期是有 6 个时钟周期组成，每个时钟周期都要完成固定的操作，即（1）第 0 个时钟， cpu 状态控制器的输出 rd，data_ctl 和 load_ir 为高电平,inc_pc 从 0 变为 1 故 pc 加 1，ROM 送来的指令代码寄存在指令寄存器中。（2）第 1 个时钟空操作（3）第 2 个时钟。若操作符为 HLT，则输出信号 HLT 为高。如果操作符不为HLT，除了 PC 增 1 外，其他各控制线输出为零。（4）第 3
11、 个时钟，若操作符为 AND，ADD， XOR， LDA， NOT， MUL， SUB ，OR， RL， RR ， POP， PUSH，读取相应地址的数据；若为STO，输出累加器数据。（5）第 4 个时钟，若操作符为 AND，ADD 等算术运算，算术运算器就进行相应的运算；若操作符为 LDA，就把数据通过算术运算符送给累加器；若为SKZ，先判断累加器的值是否为 0，如果为 0，PC 加 1，否则保持原值；若为 JMP，锁存目标地址；若为 STO，将数据写入地址处。（6）第 5 个时钟空操作三RISC_CPU 操作和时序一个微机系统为了完成自身的功能，需要 CPU 执行许多操作。以下是RISC
12、的主操作：（1） 系统的复位和启动操作（2） 总线读操作（3） 总线写操作下面详细介绍每个操作，即系统的复位与启动，总线的读写等操作。1.系统的复位和启动操作RISC 的复位和启动操作是通过 reset 引脚的信号触发执行。当 rst 信号一进入高电平，RISCC_CPU 就会结束先行操作，并且只要 reset 停留在高电平状态，cpu 就维持在复位状态。在复位状态，cpu 各个内部寄存器都被设有初值，全部为零。数据总线为高阻态，地址总线为 000H，所有控制信号均为无效状态，reset 回到低电平后，接着到来的第一个 fetch 上升沿奖启动 RISC_CPU开始工作，从 ROM 的 000
13、 处开始读取指令并执行相应操作，波形见图 11，虚线标志处为 RISC_CPU 启动工作的时刻。天之蓝电子工作室图 11 RISC_CPU 的复位和启动操作波形2.总线的读操作每个指令周期的前 02 个时钟周期用于读指令；第 2.5 个周期处，存储器或端口地址就输入到地址总线上；第 35 个时钟周期，都信号 rd 有效，数据送到数据总线上，以便累加器锁存，或参与算术，逻辑运算。图 12 为 CPU 从存储器或端口读取数据的时序。图 12 RISC_CPU 从存储器或端口读取数据的时序3.总线写操作每个指令周期的第 2.5 个时钟周期处，写的地址就建立了；第 3 个时钟周期输出数据；第 4 个时
14、钟周期输出写信号；至第 5 个时钟结束，数据无效。图13 为 CPU 对存储器或端口写数据的时序。图 13 RISC_CPU四RISC_CPU 寻址方式和指令系统RISC_CPU 的指令格式一律为：高 4 位为指令，第 12 位为地址，它的指令系统由 16 条指令组成。（1） HLT：停机操作。该操作将会空一个指令周期，即 6 个时钟周期（2） SKZ：为跳过下一条语句，该操作为先判断当前 alu 中的结果是否为零，若是零就跳过下一条语句，否则继续执行。天之蓝电子工作室（3） ADD 相加：该操作将累加器中的值与地址所指的存储器或端口的数据相加，结果仍返回累加器中。（4） SUB 相减：该操作
15、将累加器中的值与地址所指的存储器或端口的数据相减，结果仍返回累加器中。（5） MUL 相乘：该操作将累加器中的值与地址所指的存储器或端口的数据相乘，结果仍返回累加器中。（6） OR 或：该操作将累加器中的值与地址所指的存储器或端口的数据相或，结果仍返回累加器中。（7） AND 与 ：该操作将累加器中的值与地址所指的存储器或端口的数据相与，结果仍返回累加器中。（8） XOR 异或：该操作将累加器中的值与地址所指的存储器或端口的数据相异或，结果仍返回累加器中。 （9） NOT 非：该操作将地址所指的存储器或端口的数据相加，结果仍返 回累加器中。（10 ） STO 写数据：该操作将累加器的数据放入指令中给出的地址。（11 ） LDA 读数据：该操作将累加器的数据放入累加器。 （12 ） RL 左移：该操作将地址所指的存储器或端口的数据向左移动一位，结果仍返回累加器中。 （13 ） RR 右移：该操作将地址所指的存储器或端口的数据向右移动一位，结果仍返回累加器中。 （14 ） JMP 无条件跳转：该操作将跳转至指令给出的目标地址，继续运行。（15 ） POP 出栈 ：该操作是将累加器中的数据放入堆栈寄存器中。（16 ） PUSH 进栈：该操作是将堆栈寄存器中的数据放入到累加器中。RISC_CPU 是 16 位微处理器，一律采用直接寻址
