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1、复杂数字系统设计,数字系统构成,Datapath Circuit:实现对数据的操作和存储，以及数据在系统中的传输，主要包括寄存器、移位寄存器、计数器、数据选择器、译码器、加法器等；Control Circuit:控制Datapath Circuit的操作,设计举例,实现除法器,设计举例,实现除法器,ASM chart,Datapath Circuit,设计举例,Control Circuit,设计举例,设计是否最优？,设计举例,作业用Verilog语言实现前述的除法器，并在Quartus软件上进行仿真。比较综合后的电路和前述电路的差别。,排序操作,对存储在k个寄存器中的数据按照从小到大顺序进行
2、排序，设计完成此功能的电路。,排序操作,时钟同步,时钟偏移(Clock Skew)一个同步系统中的多个触发器，时钟信号到达这些触发器的时间的不同(差异)，称之为时钟偏移。,时钟同步,对于同步时序电路，应该尽可能的减少时钟偏移。,时钟同步,对于同步时序电路，应该尽可能的减少时钟偏移。在PLD或者FPGA内部，应该尽可能使用全局时钟网络(global clock)。系统刚上电时应该将电路复位到一个初始的状态。如将触发器的异步复位连接到一个低偏移的复位信号（很多器件提供全局复位信号）。,时钟同步,触发器时序分析,建立时间：时钟有效边缘到来之前，输入信号保持稳定的最短时间tsu(CMOS 3ns)；保
3、持时间：时钟有效边缘到来之后，输入信号保持稳定的最短时间th(CMOS 2ns)。,触发器时序分析,触发器时序分析,tsu,触发器时序分析,保持时间th,触发器异步输入,异步输入信号与时钟信号没有确定的时间先后关系，违反了触发器建立时间和保持时间，导致触发器输出为亚稳态(metastable state).触发器最终要进入一个稳定的状态(0,1),但是从亚稳态恢复到稳态所需要的时间不可预测。,触发器异步输入,1. J. F.Wakerly, Digital Design Principles and Practices (Prentice-Hall: EnglewoodCliffs, NJ, 1990).2. C. J. Myers, Asynchronous Circuit Design, (Wiley: New York, 2001).,为了避免异步时钟域产生错误的采样电平，一般使用 RAM 、 FIFO 缓存的方法完成异步时钟域的数据转换。最常用的缓存单元是 DPRAM ，在输入端口使用上级时钟写数据，在输出端口使用本级时钟读数据，这样就非常方便的完成了异步时钟域之间的数据交换。,触发器异步输入,
