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1、 4.1 概述, 4.2 常用组合逻辑电路, 4.3 组合电路的逻辑分析, 4.4 组合逻辑电路的设计, 4.5 竞争与冒险,第四章 组合逻辑电路, 4.1 概述,组合逻辑电路，是指该电路在任一时刻的输出状态仅由该时刻电路的输入信号决定，与电路在此信号之前的状态无关。,Fi=fi（X1，X2Xn）,mmmax= 22n,某一组合电路能实现的输出函数,一、组合元件,逻辑门,详请见P70 表3.1.6,逻辑门是组成组合逻辑电路的基本单元。,二、正逻辑和负逻辑,正逻辑,“1”表示高电平，“0”表示低电平。,负逻辑,“0”表示高电平，“1”表示低电平。,利用功能表可以证明：,逻辑功能相同,结论：每种逻
2、辑门都有两种等效逻辑符号。,两种逻辑符号的等效互换：,1、输入、输出端同时加上或去掉小圆圈；,2、与符号改为或符号，或反之；,3、异或符号改为同或符号，或反之；,编码器、译码器、全加器、数据选择器等,4.2.1 编 码 器,编码：用数字或符号来表示某一对象或信号的过程称为编码,n位二进制代码可以表示2n个信号,8421编码：将十进制的十个数0、1、29编成二进制的8421代码,4.2 常用数字集成组合逻辑电路,一、二进制编码器,m是输入量，它是数、字符、算符的状态信号，即高、低电平。N是相应的二进制代码。,m2n,B=X3+X2A=X3+X1,该编码器的逻辑表达式为：,从编码表可知：函数表达式
3、就是编码表中使其值为1的输入变量之和。,该编码器的逻辑符号为：,特点：1、输入是X0隐含变量，当其它输入都为0时，输出为X0的编码。2、任何时候只允许输入一个有效信号。,二、十进制/BCD码编码器,就是用四位二进制代码来表示一位十进制数。,例一,试设计一个十进制/8421BCD编码器,输入变量： 09，高有效；,输出变量： D、C、B、A 表示8421码。,编码器的逻辑表达式：,真值表,画逻辑电路图时，要注意输入信号是高有效还是低有效。,十进制/BCD码编码器电路图,编码器,+5V,R10,D,C,B,A,0 1 2 3 4 5 6 7 8 9,0,1,1,1,数字集成编码器T1147,T11
4、47,16 15 14 13 12 11 10 9,1 2 3 4 5 6 7 8,I4 I5 I6 I7 I8 Y2 Y1 地,VCC N Y3 I3 I2 I1 I0 Y0,三、优先编码器,特点：1、允许多个输入信号同时有效，但仅按其中优先级别最高的有效输入信号编码。 2、优先级别的高低可由设计者自行安排。,介绍74148T4148,70 信号输入端，低有效，7为最高位。,C、B、A 信号输出端，C为最高位。,E1选通输入端。,E0选通输出端；,CS优先标志输出端；,T4148功能表,只有E1=0，才能编码； E1=1禁止编码，这时输入不论为何种状态，输出全为1。,当E1=1禁止编码，这时
5、输入不论为何种状态，恒有E0=CS=1；当E1=0，若没有编码输入，则E0=0，CS=1；若有编码信号， E0=1，CS=0。,译码是编码的反过程，将二进制代码按编码时的原意翻译成有特定意义的输出量。,4.2.2 译 码 器,1. 变量译码器,若输入变量的数目为n，则输出端的数目N=2n,例如：2线4线译码器、 3线8线译码器、 4线16线译码器等。,现以3线8线译码器74LS138为例说明,A2 A1 A0,74LS138 真值表,0,0,0,1,1,0,0,0,0,1,0,1,0 1 1 1 1 1 1 1,1 0 1 1 1 1 1 1,1 1 0 1 1 1 1 1,1 1 1 0 1
6、 1 1 1,1 1 1 1 0 1 1 1,1 1 1 1 1 0 1 1,1 1 1 1 1 1 0 1,1 1 1 1 1 1 1 0,1,A0,A2,A2,A1,A1,A0,.,1 2 3 4 5 6 7 8,A0 A 1 A2 SB SC SA Y7 地,74LS138,16 15 14 13 12 11 10 9,1 2 3 4 5 6 7 8,74LS138管脚图,2. 显示译码器,a,b,f,g,e,c,d,f g,a b,e d,c ,+,a b c d e f g,+,+,+,+,+,(1)数码显示器：用来显示数字、文字或符号。,共阴极接法,共阳极接法,74LS248七段字
7、形显示译码器的真值表,A3 A2 A1 A0,Ya Yb Yc Yd Ye Yf Yg,显示字形,0 0 0 0,1 1 1 1 1 1 0,0 0 0 1,0 1 1 0 0 0 0,.,1 0 0 0,1 1 1 1 1 1 1,1 0 0 1,1 1 1 0 1 1 1,A3A2A1A0,YaYbYcYdYeYf Yg,abcdefg,R,+5V,74LS248,数码管,A3A2A1A0,74LS248与数码管的连接,74LS248,16 15 14 13 12 11 10 9,1 2 3 4 5 6 7 8,A1 A2 LT IB/YBR IBR A3 A0 地,VCC Yf Yg Y
8、a Yb Yc Yd Ye,YaYg: 译码器输出端， 与共阴极半导 体数码管中对 应字段ag的管 脚相连。,(2)74LS248七段字形显示译码器,0000,0010,1,1,1,0000,0000,0111,0011,0,灭 零 控 制 示 意 图,2,0,7 .,0,3,A3 A2 A1 A0,4.2.3 加 法 器,两个二进制数相加，称为“半加”，实 现半加操作的电路叫做半加器。,C=AB,半加器逻辑图,半加器逻辑符号,1.半加器,被加数、加数以及低位的进位三者相加称 为“全加”，实现全加操作的电路叫做 全加器。,Cn=S Cn-1+An Bn,2. 全加器,全加器逻辑符号,由半加器及
9、或门组成的全加器,例：试构成一个三位二进制数相加的电路,Ci S i,Ai Bi Ci-1,Ci S i,Ai Bi Ci-1,Ci S i,Ai Bi Ci-1,S0,S1,S2,C2,A2 B2,A1 B1,A0 B0,例:用全加器构成五人表决 电路,Ci S i,Ai Bi Ci-1,Ci S i,Ai Bi Ci-1,Y,A B C,D E,1,2,3,A B C,1 1 1,0 0 0,0 1 1,1 1 0,0 0 1,1 0 0,DE状态,Y,无须判别,无须判别,只要有一个1,全为0,全为1,只要有一个0,1,0,1,0,1,0,A、B、C、D、E为五个输入量；Y为输出量。,例：
10、试用74LS248构成一个三位二进制数相加 的电路,S0,S1,S2,C3,A2 B2,A1 B1,2Ci 2S 1Ci 1S,2A 2B 2Ci-1 1A 1B 1Ci -1,74LS183,2Ci 2S 1Ci 1S,2A 2B 2Ci-1 1A 1B 1Ci -1,74LS183,S3,A0 B0,A3 B3,74LS183是加法器集成电路组件，含有两个独立的全加器。,4.2.4 数据选择器和数据分配器,1.数据选择器,数据选择器又叫多路选择器或多路开关（MUX）,选择输入,在n个选择输入的控制下，从2n个数据输入信号中选一个，送到输出。,E选通输入,E=1，Y=0输出无效；,E=0，在
11、S1、S0的控制下从22下选一路输出。,数据选择器的应用：,1、利用一片双四选一数据选择器74153实现八选一的功能。,当S2=0，,E1=0，E2=1,D0D3之一输出,当S2=1，,E1=1，E2=0,D4D7之一输出,Y=Y1+Y2,2、利用74153实现逻辑函数。,Y=F（A、B、C）=m（1，3，5，6）,可写出数据选择器的逻辑表达式：,若选用对比法：,已知：,令: B=S1 C=S0 A=Di,D0=0 D1=A+A=1 D2=A D3=A,选用降维K图：,以B、C为选择变量，A为引入变量,B=S0 C=S1 A=Di,2.数据分配器,数据分配器又叫多路分配器（DEMUX）,在同一时刻，只能把数据送到一个特定的输出端，而这个特定的输出端是由选择输入信号的不同组合所控制的。,1路4路数据分配器实际上就是一个2线4线译码器。,
