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1、一种基于FPGA的A超数字式探伤系统的研究 摘要：简略介绍了超声探伤的基本原理，并在此基础上提出了一种基于FPGA的A型数字式超声系统的构成方式，着重介绍了系统的硬件构成。其中，基于FPGA的数字信号处理模块从根本上解决了传统A型探伤仪的采样速度低、处理速度慢的问题。 关键词：MCS196kc单片机 无损检测 超声波探伤 FPGA 数字信号处理 DAC曲线超声波是一种机械波，机械振动与波动是超声波探伤的物理基础。超声波在媒介中传播，有波的叠加、反射、折射、透射、衍射、散射及吸收衰减等特性，一般遵循几何光学的原则。A超探伤仪采用幅度调制（Amplitude Modulation）显示，在显示屏幕
2、上以横坐代表被测物的深度，纵坐标代表回放脉冲的幅度。超声波探伤的方法很多，按其原理分类可分为脉冲反射法、穿透法和共振法。本系统采用脉冲反射法。脉冲反射法是一种利用超声波探头发射脉冲到被检测试块内，根据反射波的情况来检测试件缺陷的方法。脉冲反射法又包括缺陷回波法、底波高度法和多次底波法等，这里只介绍缺陷回波法。图1是缺陷回波法示意图。当试件完好时，超声波可顺利传播到达底面，探伤图形中只有表面发射脉冲T及底面回波B两个信号，如图1（a）所示；若试件中存在缺陷，在探伤图形中，底面回波前有表示缺陷的回波F，如图1（b）所示。整个系统的硬件原理结构如图2所示，主要包括模拟和数字两部分，以下分别介绍。1
3、模拟部分该系统的模拟部分主要由发射电路、限幅机构、高频放大、带通滤波、检波等几部分组成。图2 超声检测系统的硬件构成 发射电路主要用来产生高压窄脉冲信号（400V），以激励超声波探头发射超声波。由于不同探头的谐振频率不同，所以要求脉冲激励信号的宽度可调。在发射电路的设计中，由FPGA提供给发射电路低压可调脉宽的激励信号，再由发射电路将其转换为高压的窄脉冲激励信号，其脉冲宽度可变。隔幅机构是对某些过大的回波电信号进行电压幅值的限制，以免电压过大影响后继高频放大器的正常工作，甚至烧毁电路器件。限幅电路的限幅幅值为3V左右。高频放大电路用来对回波电信号进行放大，放大范围可从-10dB到110dB。由
4、于测试对象钢板的厚度不一，故回波信号的强弱也不定。所以，要把高频放大电路设计成可以动态控制增益值的程控放大电路，可通过MCU来实现。带通滤波电路对信号放大过程中引入的噪声进行控制。由于超声探头的发射频率范围较宽（400kHz10MHz），如果使放大器通带范围固定为400kHz10MHz，势必影响滤波效果。在本文中，设计了可程控的两组带通滤波电路，其带宽范围分别为400kHz2.5MHz和2.5MHz10MHz。超声波探伤系统回波波形的显示方式通常有两种：射频显示（不检波显示）和视频显示（检波显示），如图3所示。射频显示可以保持波形状态，有助于缺陷性质的识别；而视频显示则有利于峰值采集，以便确定
5、缺陷当量。为了分别满足这两种显示的要求，在设计中加入了检波与非检波的切换电路，电路的切换受MCU控制。2 数字部分2.1 微控制单元该系统的数字部分以微控制单元（MCU）作为整个超声检测系统的控制核心。在此选用了Intel公司的16位单片机MCS196kc，该MCU不但具有16位的数据运算功能，而且提供了强大的控制能力。其实现有的功能主要有：（1）控制显示模块和键盘接口模块，实现人机界面的交互；（2）完成检测结果的存储、打印；（3）提供与微机之间可靠的数据传输；（4）实现对电源模块的管理；（5）调节模拟部分中运放的放大增益倍数。 2.2 基于FPGA的实时数字信号处理单元FPGA在整个检测系统
6、中是数字信号处理的核心部件，借助其用户可编程特性及很高的内部时钟频率，设计了专用于超声检测的数据处理芯片，如图4所示。该芯片主要由以下几个功能模块构成：（1）数据处理所需的参数寄存器堆；（2）窄脉冲发生模块；（3）采样延迟控制模块；（4）数据采集、存储、压缩模块；（5）进波门、DAC缺陷自动判断模块；（6）失波门缺陷自动判断模块。现结合图5简述图4所示的信号处理过程：MCU以一定的频率不断向FPGA传送方波脉冲信号，每一个脉冲信号将触动一次检测过程。脉冲信号的上升沿使窄脉冲发生电路开始工作，产生窄脉冲激励信号。激励信号产生以后，由于超波需要一段延时时间才能经过耦合剂到达探测工件，所以在窄脉冲信
7、号产生以后，延时电路将起作用，用以控制采样开始的时间。经过（t2-t1）的延时，超声波到达工件表面，采样开始。处理单元首先根据所检测到的钢板厚度选择相应的数据处理模块。如果钢板为溥型板材，数据采集、存储模块将工作；如果钢板为中厚板材，数据采集、压缩、存储模块将运行。采样过程结束后，在（t4-t3）的时间段内，处理单元自动对该次采样中的回波信号进行缺陷判断。如果发现有缺陷或失波存在，探伤系统会给出报警信号，通知MCU，并结束这一次的检测过程，等待下一个由MCU传来的脉冲信号，从而开始新一轮的检测过程。3 超声探伤系统的软件在整个数字式超声探伤系统中，软件的设计占有重要的地位。为此采用了汇编语言和
8、VB高级语言分别对MCU和PC机进行编程。整个软件系统包括工作主界面和参数设置界面。其中，工作界面主要包括：增益/补偿、声程/标度设计抑制/声速、闸门设计DAC曲线拟合、回波波形显示缺陷记录、缺陷回放、缺陷报告打印、与PC机间的数据通讯。参数设置界面主要包括：探头设置、仪器设计、频道设置、密码设置和时钟校准。当超声探头的发射频率在10MHz以上时，以现有的采样速率（40MHz）进行采样就很有可能造成回波信号波峰值的丢失。在现有的设计方案中，制约速度的瓶颈主要集中在将采样得到的回波信号值转存到外部的RAM中上，受RAM速度制约，整个系统的工作频率难以进一步提高。-基于FPGA/CPLD和USB技
9、术的无损图像采集卡摘要：介绍了外置式USB无损图像采集卡的设计和实现方案，它用于特殊场合的图像处理及其相关领域。针对图像传输的特点，结合FPGA/CPLD和USB技术，给出了硬件实现框图，同时给出了FPGA/CPLD内部时序控制图和USB程序流程图，结合框图和部分程序源代码，具体讲述了课题中遇到的难点和相应的解决方案。 关键词：无损图像采集 图像处理 FPGA/CPLD USB SAA7111A现场图像采集技术发展迅速，各种基于ISA、PCI等总线的图像采集卡已经相当成熟，结合课题设计了一款USB外置式图像采集卡。该图像采集卡已成功应用于一个图像处理和识别的项目中，由于图像信号不经过压缩处理，
10、对后续处理没有任何影响，因此图像处理和识别的效果比一般的图像采集卡要好，满足了特殊场合的特殊需要。1 外置式无损图像采集卡的系统构成整个无损图像采集卡由图像采集、图像信号的处理和控制、USB传输和控制、PC机端的图像还原和存储等几部分组成。图1 外置式图像采集卡的硬件框图 本文介绍的图像采集卡采集的一帧图像是720576象素，如果取彩色图像，每象素用2个字节表示，每帧图像是72057616=6480kbps，分成奇数场和偶数场分别存储在两片SRAM中，则每片的SRAM存储3240kbps的图像数据，因此选用了256K16=4M位的静态存储器（SRAM）。在图像处理领域，通常只需要黑白图像，可以
11、只取图像的黑白部分，每象素用1个字节表示，每帧图像是7205768=3240kbps，每片SRAM存储1620kbps的图像数据。所采用的EZ-USB芯片理论速率是12Mbps，实际测得的速率是8Mbps，因此图像采集卡每秒传输约1帧彩色图像或2帧黑白图像。当插上图像采集卡后，PC机会自动识别它。在PC机上，应用程序通过USB向FPGA/CPLD发送图像采集命令，CCD摄像头输出的PAL制式或NTSC制式的模拟视频信号通过A/D转换芯片转换成数字视频信号，用FPGA/CPLD作为采样控制器，将数字信号存入静态存储器（SRAM）中，当完成一帧图像采集后，FPGA/CPLD向USB发送中断信号，要
12、求USB进行图像数据的传输，在PC机端接收USB送来的一帧图像数据，并且显示、存储图像。文本具体讲述了用该采集卡进行黑白图像的传输，整个硬件框图如图1所示。2 外置式无损图像采集卡的研制2.1 图像采集部分图像采集部分选用了Philips公司的视频A/D转换芯片SAA7111A（EVIP），对SAA7111A的初始化是通过EZ-USB所提供的一对I2C引脚SDA和SCL进行的，在USB固件程序（Firmware）中进行I2C通信程序的编写。本系统中SAA7111A的初始设定为：一路模拟视频信号输入、自动增益控制、625行50Hz PAL制式、YUV 422 16bits数字视频信号输出、设置默
13、认的图像对比度、亮度及饱和度。SAA7111A芯片产生的数字视频信号、控制信号和状态信号送入控制芯片FPGA/CPLD中，即把场同步信号VREF、行同步信号HREF、奇偶场标志信号RTS0、片选信号CE、垂直同步信号VS、象素时钟信号LLC2以及数字视频信号VPO15:8等管脚连接到FPGA/CPLD芯片LC4128V，以便LC4128V获知各种采集信息。同时，SRAM芯片的读写信号、片选信号、高低字节信号、数据线IO7:0和地睛线A17:0连接到LC4128V，整个采集过程由FPGA/CPLD芯片LC4128V控制。在PC机端，通过USB发出图像采集命令后，FPGA/CPLD进行图像采集，由
14、于CCD摄像头输出模拟信号，需要经过视频A/D转化睛，把模拟视频信号转化成数字视频信号，输入进FPGA/CPLD芯片，FPGA/CPLD根据状态信号RTS0把奇偶场图像信号分别存储在SRAM（ODD）和SRAM（EVEN）中。2.2 图像信号的处理和控制这部分是无损图像采集卡的核心，需要对外围的器件进行集中控制和处理。FPGA/CPLD对图像信号的采集、控制、存储数据到SRAM以及从SRAM读取数据都在这里实现。选用了Lattice公司的新一代产品ispMACH4000V-LC4128V，采用Verilog HDL作为硬件描述语言，但是所编写的Verilog源程序都适用于FPGA器件，又适用于
15、CPLD器件。FPGA/CPLD与USB接口部分由七个部分构成（如图1所示）：Start线是拍摄线，它可以向FPGA/CPLD发出图像采集命令，FPGA/CPLD把当前的奇数场图像存储在SRAM（ODD）中，把当前的偶数场图像存储在SRAM（EVEN）中；当一帧数据全部存储完后，发出中断（Interrupt）信号通知USB芯片；同时用State线作为状态线，当State线为低电平时，表明USB可以从SRAM读数据，当State线为高电平时，表明FPGA/CPLD正在向SRAM写数据；RamOdd用来选择从SRAM（ODD）中读取奇数场的数字视频信号；RamEven用于选择从SRAM（EVEN）
16、中读取偶数场的数字视频信号；FPGA/CLPD输出的数据线连接至USB和SRAM芯片，再通过USB传送到PC机；FrdClk线是USB快速读写方式输出的读选通信号，作为SRAM的时钟，每来一个时钟脉冲，地址值就加1，然后将对应地址单元中存储的数据通过USB传输到PC机上。下面具体描述FPGA/CPLD内部时序控制（如图2所示）。首先需要产生FPGA/CPLD内部同步时钟信号InClk，当FPGA/CPLD向SRAM存储数字视频信号时，用SAA7111A的LLC2作为内部同步时钟信号；当FPGA/CPLD传输数字视频信号时，用USB的读选通信号FrdClk作为内部同步时钟信号。当有VS上升沿时，如果RTS0为低电平，则表明是奇数场即将到来，产生LingPai高电平信号，对LingPai取反作用作SRAM（ODD）的写信号WE1；如果
