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1、1,Layout布局讨论,周倩华 2008.6.21,2,OUTLINE,Transistor的布局 Net的布局 Resistor的布局 PNP的布局 CMP的布局 OP AMP的布局,3,Transistor的布局,MOS的放置方向 MOS 的匹配,4,MOS的放置方向,CMOS电路中，单个MOS的特性，取决于单个晶体管的宽长比(W/L),比值越大，晶体管的速度就快，反之则慢。在生产过程中，晶片会在某个方向上存在差异性，这便导致了晶体管的差异。,5,MOS的放置方向,A，B两个晶体管，只是位置有所变化，宽长比均为W/L=2/0.5=4 假设在垂直方向有差异-0.05(数据均为假设，是为计算
2、方便) A情况 W=2-1.95 L=0.5-0.5 W/L=3.9 B情况 W=2-2 L=0.5-0.45 W/L=4.444 A/B=0.8775 于是差异就这样产生了。,6,MOS的放置方向,GATE我们建议不要采用拐弯设计，这时的W/L很不精确。不能拐弯应该是基于迁移率的考虑，不同晶向迁移率不一样，会影响匹配。,7,MOS 的匹配,NMOS A & B是有一公共节点的两个matched transistors， A & B均m=8，我们可以有下面2种设计。,8,MOS 的匹配,可以看到图1.分别有A和B的对称轴A、B 而图2. A和B是共同的对称轴AB,9,MOS 的匹配,由以上分析
3、，两种方案中后者ABBAABBA的匹配性能更高一点，我们无论是从左看还是从右看， A & B环境都是一致的。,10,OP中MOS 的匹配,在OP中，我们的对管需要很精确的匹配，以上的布局方式就达不到我们的要求，所以我们可以采取“共质心对称法”来达到我们的目的。,11,OP中MOS 的匹配,A和B均采用单管非镜像设计，以质心O作为对称源来实现匹配，此时匹配最佳。,12,OP中MOS 的匹配,13,OP中MOS 的匹配,若由于布局空间限制，我们有可以采用效果略差的DABBAD（D表示DUMMY）布局方式。 DUMMY管的L= min width，W=WA=WB,14,OP中MOS 的匹配,还有种比
4、较省面积，大多在工艺很成熟、很准确的情况下会采用，但我们还是建议用前两种。,15,Waffle Transistor的布局,正方形放置，45度布线。 降低S、D、G的串联电阻 降低S/D与称底之间的寄生电容,16,Waffle Transistor的布局,菱形放置，垂直布线，电流通畅。,17,布线的匹配,器件的对称性，直接影响对电路的好坏。 对于对称，不仅是在考虑器件之间的对称性，还好考虑诸如布线的长度，走势，布局水平还是垂直等等方方面面结合考虑，都有对称的必要性。,18,布线的匹配,器件A与器件B有两条线相连，其中一条net01因有其他器件阻碍，所以要绕道，从而增加线的长度。从图中，可以看出
5、，net01和net02有很大的区别，net01走线长，还附带出线上的寄生电容和寄生电阻等不良因素，因此信号从net01和从net02上传输时，就产生的差异。如果要求信号同时到达，以这种情况看，电路的功能便有可能不能实现。所以对称性是方方面面的，随时都应留心。,19,布线的匹配,下图是布线进行对称的示图： 尽量发现类似的布线，并调整到平衡的位置。,20,电阻的布局,在我们设计时往往会碰到一组电阻，而它们的匹配性要求也比较高。 例如，Band gap电路中，为了保证流经两个PNP的e-c电流有相同的参考电压，将两个参考点接入一个运放的两个输入端，由于运放的虚短路特性，保证了参考点的电位相同。运放
6、输入端的电阻匹配也非常重要，其原则是利用中心对称或者轴对称来达到匹配的目的 。,21,电阻的布局,对于一组电阻有2K,1K和500，不同的人，就会有不同的画法，如下图：,22,电阻的布局,所以关键问题，应取决于最小组件的选择。选定最小组件后，再进行中心对称，达到合理的布局。 在画电阻时，我们要考虑到节点的问题，因为节点的存在，无疑加大了电阻的阻值，这是电路中不想见到的。采用电阻并联的特性，将节点电阻进行并联，减少了节点电阻。,23,电阻的布局,所以就个人 的眼光看，上图中D，即考虑了对称性，又考虑到节点电阻的问题，是最好的选择。 从考虑节点电阻来看，组件的选择不是最小最好，适用才是最好，主要还
7、是按实际情况而定。 一般画电阻时，都会在两边或四周画一些dummy电阻，以保护内部电阻。,24,电阻的布局,一般画电阻时，都会在两边或四周画一些dummy电阻，以保护内部电阻。 右图是相同材料的电阻，此时的电阻和走线都比较匹配。,25,电阻头中的contact布局,PPLUS DIFF电阻1个square R1=153 而在PPLUS DIFF上1个contact square R2=115，两个square几乎相等，所以我们在设计时电阻头将会让几个contact并联，以减小contact的阻值。,26,PNP,在带隙基准中基准电压由两个尺寸不同的PNP管的Vbe之差加上其中一个较小Vbe的和
8、产生，因此这两个PNP的匹配非常重要，为了画版图上的方便，一般这两个PNP管的尺寸比为8:1，这样，将8的管子围在1的管子周围，可以达到很好的匹配效果。,27,PNP的布局,28,29,常见CMP的布局,30,CMP的布局,输入管P型P0，P1管，输入差分对管要求有比较高的匹配性，以增强输入灵敏度，二者均m=1，这样，输入管的匹配性不容易做好，在画版图的时候，必须两边各加一个dummy管，使用与P0，P1相同W的dummy管。 因此我们在设计的时候，要考虑到匹配性，应尽量避免对管的m=1，或采用相同W和衬底的MOS做它们的dummy管。,31,CMP的布局,P0、P1输入对管的负载为镜像管N0
9、、N1，由P1的漏极单端输入出，同样，要求N0、N1有比较好的匹配，二者均m=1，我们也可以考虑两管两侧各加一个相同W的dummy管。,32,CMP的布局,第二级输出N24，单独一个输出，没有匹配性要求，但要注意做好信号的隔离。P2、P3、P31均提供电流偏置，P2的漏电流IBP由Band-Gap获得，这三个管子在条件允许的情况下作好匹配，但如果条件不允许，也可单独画出，对放大器（此处充当比较器）的性能影响不大。,33,CMP的布局,所有管子均要求有guardring相隔离，具体的做法：P2、P3、P31放在一起；圈上guardring，P0，P1连同其dummy圈在一起，并且严防信号干扰，避
10、免其它金属连线从这两个管子上面走过；N0，N1连同其dummy画在一起，打上guardring，并且同样避免其它金属连线从N0，N1上走过。N24用guardring圈上即可，没有特别的要求。,34,CMP的布局,35,OP AMP,OP AMP就是运算放大器，简称运放，英文全拼为operationalamplifier。符号为一个带两输入端的大三角,36,常见的两种OP的布局,37,OP1的布局,38,OP2 AMP,39,OP2 的布局,40,匹配的原则,尽量将匹配的器件靠近放置 保持器件的方向一致 选择一个中间值作为根部件 共心法 交叉法 采用虚拟器件法 对于两个器件的匹配采用四方交叉法
11、 布线产生的寄生参数也一致 使器件宽度一致,41,Layout注意要点,Poly尽量不做连线因为poly的电阻比较大，不能做长距离的信号线，另外由于多晶硅离衬底近，所以长距离的布线产生的寄生电容大。 布线最小化，可减少寄生电容，特别是高阻抗节点之间的连接，任何一点干扰，由于loading effect都会产生很大的interference noise。,42,Layout注意要点,采用对称结构，减小管子的mismatch。 注意匀称，比如等高，均匀摆放，特别注意有源器件工艺一致性的考虑，也是为了减少mismatch。 晶体管必须是直的，禁止拐弯晶体管不能拐弯应该是基于迁移率的考虑，不同晶向迁移率不一样，会影响匹配。,43,Layout注意要点,分开输入，输出线，避免出现回路 屏蔽高频线避免noise的影响 使用规则的图形 采用多层金属布线的时候，如果grounding上没有多层金属不能很好的起屏蔽作用，类似于用来隔离的墙太矮，shielding通常用来保护某一信号线，好比闭路电视信号线外面的一层金属丝，屏蔽里面的信号，使之不干扰有用信号，通常占面积较多！,44,
