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1、利用S2C,Stratix,IV,TAI,LM进行SoC原型验证的方法学_原型验证 FPGA原型验证是一种在FPGA上搭建SoC和ASIC设计原型的方法学,可以方便的进行硬件验证和早期软件开发。此方法学也称为ASIC原型验证或SoC原型验证。 在FPGA上搭建SoC和ASIC设计原型已经成为验证硬件设计和早期软硬件协同设计的主流方法学。 现在的设计者都已经认识到了FPGA原型验证的重要性,但是设计者在进行FPGA原型验证的时候常常要面临许多挑战和困难: 1原型验证中遇到的挑战 (1)复杂的PCB规格 为最新的大FPGA设计PCB板不是很简单的事。比如说,Altera的Stratix IV 的大
2、容量EP4SE820 FPGA里最多包含1760个管脚,1120个用户IO,它要求至少18层的PCB。这些FPGA工作时需要多种电压,如果设计中包含不同的IO标准,那么PCB板需要支持到最多5种不同的电压。 而在一个PCB板上实现多颗FPGA的设计, 则更是增加了设计的复杂性。 (2)调试时间长 由于可能有上千个管脚需要测试,所以设计人员必须在制造前就想好一个清晰的板上测试方案。否则,一旦硬件没有按照指定规范运行,将很难找出问题出在哪里。 (3)性能 为了与最终产品的性能更接近,设计人员总是喜欢以实时或接近实时的速度运行FPGA原型样机。FPGA 原型的性能不一定可以达到实际SoC/ASIC的
3、性能。一般有FPGA的限制和PCB板的限制两方面的原因。 (4)可复用性 再次使用现有或部分的原型可以缩短您的开发时间,降低下一个项目的风险。随着半导体工艺技术的更新和消费者所期望的功能的增加,SOC设计规模继续增长。相对应的FPGA原型也就需要升级。许多设计人员喜欢把外围接口和FPGA安放在一块板子上,但这种方法只适用于单个项目,对于设计规格大,外设接口不同的项目,就很难在另一个项目中重用。 (5)设计分割 当设计在一颗FPGA放不下的时候,设计的分割就是必要的。当FPGA管脚数量有限时,分割就容易出现问题,并随着FPGA数量增大将进一步放大。一般有两个主要问题:1. 如何在原型样机上连接I
4、O和多个FPGA? 2. 如何分割设计来适应FPGA原型验证板的架构? 手工分割一个多FPGA的设计即容易出错又浪费时间。如潜在的问题包括:管脚数量不够、时钟同步差、达不到预期性能和外部管脚接入点。 (6)可调试性 确保设计中的故障是可调试的,最大程度减少开发过程中的调试时间。当你把设计下载到FPGA以后,基本上第一次运行是不会成功的。原因有:1. FPGA原型本身有问题 2. 设计有问题 3. 设计编译时引发更多的错误( 如错误的管脚分配)理想情况下,你首先需要一个好的测试方法来确定硬件是否运行正确,所有设计中的管脚功能正常。 那么,就需要外部逻辑分析仪和或内在逻辑分析(如赛灵思的Chips
5、cope)来侦测故障所在。然而,有时候把内部信号引到外部检测的过程是非常的繁琐的。此外,如今大部分内部逻辑分析仪不支持那些映射到多颗FPGA的设计,这使得调试工作更加困难。 2S2C Stratix IV TAI LM的特点 S2C Stratix IV TAI LM是S2C的第四代SoC/ASIC原型验证硬件平台,能够在单板上安装两颗或者一颗Altera Stratix-4 820E/530E FPGA来满足设计规模从5.3M到16.4MASIC门的验证需要.和S2C的前一代TAI LM相比,新的S4 TAI LM增强了功耗管理,噪声屏蔽,板级扇热机制使得您的系统级原型验证能够获得比以前更高
6、的性能和稳定性. (1)可扩展的超大规模逻辑容量 单块S2C Stratix IV TAI LM最多可以支持到16.4M的ASIC门,66M的FPGA内部存储器容量.并且板上每块FPGA还配有标准的SO-DIMM200 DDR2专用插槽或者SO-DIMM204 DDR3专用插槽以支持用户进行外部海量存储器的访问需要。S2C Stratix IV TAI LM还可以通过多块单板上下堆叠的方式进一并进行逻辑容量的扩展,以满足日益增长的SoC和ASIC的设计规模的原型验证需要。 (2)高性能以及稳定性 S2C Stratix IV TAI LM在日本的领先PCB设计厂商Japan Circuit做过
7、严格的高速PCB仿真,以确保Stratix IV TAI LM支持高速的板级应用需要。在板级噪声屏蔽方面, Stratix IV TAI LM做了专门的电源和信号的隔离.通过板上的智能电源管理模块可以动态的调整FPGA的电流和电压的安全门限以确保Stratix IV TAI LM始终工作在稳定的状态下.通过运行S2C的TAI Player软件,用户还可以方便的对Stratix IV TAI LM进行全面的自检测,以了TAI LM的硬件状态是否正常. (3)强大而灵活的I/O设置 S2C Stratix IV TAI LM上每一颗FPGA有416根专用I/O,两颗FPGA之间有454根共享连线,
8、可以满足原型验证系统外接多个外设,以及内部FPGA之间分割的需要.TAI LM上同一个连接器到FPGA的I/O管脚的布线都做过等长优化,以保证外接外设性能的一致性.TAI LM上每个专用IO连接器的供电电压可以独立的调整成1.2V,1.8V,2.5V,3.0V以方便使用者接不同I/O标准的外设到原型验证平台. 先进的时钟管理 S2C Stratix IV TAI LM提供了两个OSC时钟输入,3对SMB差分时钟输入,3个可编程时钟输入(1 195MHz),12根内部时钟反馈线以满足各种不同的SoC和ASIC设计的时钟使用需要. 通过运行S2C的TAI Player软件, 用户还可以方便的设置3
9、个可编程时钟的输出频率. 3S2C 基于Stratix IV TAI LM的 原型验证整体解决方案 S2C还提供了一系列软硬件工具,IP的支持,以及服务来帮助用户来应对原型验证中遇到的挑战 (1)TAI Player Pro软件 S2C的TAI Player Pro软件能够帮助用户从RTL代码到Stratix IV TAI LM FPGA原型验证平台上实现SoC设计的原型搭建和调试.为了简化在FPGA上搭建原型验证平台,TAI Player Pro集合了4种不同的功能,包括:设计编译,FPGA实时运行控制,ILA调试和通过SCE-MI链接到ESL模块. (2)多种现成外设模块(子板)的选择 S
10、2C为TAI逻辑模块提供了大量现成子板,进一步加速和简化了搭建系统原型的过程。我们也可以根据客户需要设计和搭建定制的模块。 (3)通过USB接口进行自测 Stratix IV TAI LM FPGA原型验证平台与TAI Player运行控制软件一起让您通过USB 2.0接口对FPGA原型验证模块进行自测试。如果硬件有所损坏,只要几分钟,你就可以找出那些潜在的IO管脚,FPGA之间互连和时钟管脚的错误。 (4)TAI IP库 为了配合我们的工具,S2C与那些全球领先的IP供应商合作,根据客户的要求创建了一些列的IP参考设计。(更多信息,请访问S2C IP库)。 (5)早期FPGA原型验证的可用性 我们保证在指定的交货时间内提供可用的原型样机,不会让工程因等待FPGA原型样机而延迟。 (6)最少的无法工作的时间 若FPGA原型样机硬件出现问题,S2C可以在很短的时间给客户调配代替的FPGA板。客户不需要浪费大量时间去寻找硬件问题并进行修复。
