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1、2,第2章 计算机硬件基础,半导体器件的开关特性,2.1,基本逻辑运算和基本门电路,2.2,组合逻辑电路实例,2.3,时序逻辑电路,2.4,本章小结,计算机芯片的制造过程,2.5,3,2.1 半导体器件的开关特性,4,一、二极管的开关特性,5,二、三极管的开关特性,6,三、MOS管的开关特性,7,2.2 基本逻辑运算和基本门电路,8,逻辑常量：逻辑常量只有两个，即0和1，用来表示两个对立的逻辑状态。 逻辑变量：逻辑变量一般用字母、数字及其组合来表示，其取值只有两个，即0和1。 在“正逻辑”的数字电路设计中，用低电平信号（如0.5V）表示逻辑0；用高电平信号（如3V）表示逻辑1。 逻辑运算：对于
2、逻辑常量和变量的操作，有与、或、非三种基本逻辑运算。 逻辑门（logic gates） ：对逻辑常量和变量完成基本的逻辑运算的电路。,二、逻辑门,9,逻辑函数：用于表达逻辑变量之间关系的代数式，使用与、或、非3种基本逻辑运算，可以构造出任何逻辑函数 。 逻辑代数：逻辑代数是研究逻辑函数运算和化简的一种数学系统，也是用来描述、分析、简化数字电路的数学工具。 在数字电路中，表示逻辑变量之间的逻辑关系的方法一般有3种：逻辑代数式、真值表、电路图。 真值表：将所有输入变量的所有可能的取值组合，及其在此情况下输出变量应有的取值罗列出来，所形成的一张表。它最全面、最直观地表达了逻辑关系。,二、逻辑门,10
3、,二、逻辑门,1 、双极型逻辑门,11,二、逻辑门,2 、单极型逻辑门,12,二、逻辑门,3 、其他类型的TTL门电路 （1）集电极开路与非门（OC门） 其输入输出逻辑关系为,13,二、逻辑门,3 、其他类型的TTL门电路 （2）三态门,14,二、逻辑门,4 、逻辑门的表示方式,15,二、逻辑门,4 、逻辑门的表示方式,基本的 逻辑运算,与运算（AND）,或运算（OR）,非运算（NOT）,二、逻辑门,4 、逻辑门的表示方式 所有逻辑运算都是按位操作的,16,17,与运算（AND）,逻辑表达式：FABAB 逻辑门电路符号：,运算规则：有0就出0,真值表：,18,或运算（OR）,逻辑表达式：FAB
4、 逻辑门电路符号：,运算规则：有1就出1,真值表：,19,非运算（NOT）,逻辑表达式：FA 逻辑门电路符号：,运算规则：取反,真值表：,3、其他逻辑运算,除了3种基本的逻辑门电路外，还有4种常用的逻辑门，它们均可以由与或非门组合而成。 与非门（NAND） 或非门（NOR） 异或门（XOR） 同或门（XNOR）,二、逻辑门,4 、逻辑门的表示方式,20,21,与非门（NAND）,逻辑表达式：FABAB 逻辑门电路符号：,运算规则：有0就出1,真值表：,22,或非门（NOR）,逻辑表达式：,运算规则：有1就出0,真值表：,逻辑门电路符号：,23,异或门（XOR）,逻辑表达式：,运算规则：相异得1
5、,真值表：,逻辑门电路符号：,24,同或门（XNOR）,逻辑表达式：,运算规则：相同得1,真值表：,FABABA B,逻辑门电路符号：,25,三、逻辑代数的基本定律,26,四、逻辑函数的化简,在设计逻辑电路时，每个逻辑表达式是和一个逻辑电路相对应，因此必须将逻辑表达式进行化简，以减少实现它的电路所用元器件。 逻辑函数化简有两种方法：代数化简法和卡诺图化简法。 代数化简法:直接利用逻辑代数的基本公式和规则进行化简，要求熟练地掌握逻辑函数的公式，并经过多次训练才能进行快速化简。,27,四、逻辑函数的化简,28,(5)配项法 有些函数很难直接用上述方法来化简，不妨利用互补律公式，先将某些项乘以，展开
6、后再消去更多的项；也可以先适当加上一些多余项或无关项，然后再简化。配项的原则是：首先，增加的新项不会影响原始函数的逻辑关系；其次，新增加的项要有利于其他项的合并.,四、逻辑函数的化简,29,代数化简法并没有统一的模式，要求对基本定律、公式、规则比较熟悉，并具有一定的技巧。一般来说，化简时要注意以下几点： 尽可能先使用并项法、吸收法、消去法、取消法等简单方法进行化简，当这些方法不凑效时，再考虑使用配项法。 如果原始函数不是“与或”式，需先将其转换成“与或”式，然后再化简。 化简后得到的最简表达式不一定是唯一的，但它们中的“与”项个数及“与”项中的因子数都应该是最少的。,四、逻辑函数的化简,30,
7、2.3 组合逻辑电路实例,组合逻辑电路设计方法,一,二进制加法器,二,译码器,三,算术逻辑运算单元ALU,四,数据选择器,五,31,一、组合逻辑电路设计方法,组合逻辑电路的特点：当输入信号变化时，输出信号也跟着变化。在计算机CPU设计中，组合电路通常被用来产生控制信号，它的输入可能是指令的操作码和状态信号，而其输出则是寄存器、存储器等等的写入控制信号和数据选择信号。 组合逻辑电路的设计步骤如下： 分析该逻辑电路的逻辑要求； 根据逻辑要求确定输入变量和输出变量； 将输入输出关系表示成真值表； 根据真值表写出输出函数的逻辑表达式，并化简； 画出逻辑电路。,32,二、二进制加法器,加法器是计算机基本
8、运算部件之一。 一位二进制全加器： 输入变量：3个，即加数Xn、被加数Yn和低位来的进位Cn； 输出变量：2个，即本位的和Sn、向高位的进位Cn1。,一位全加器真值表,33,二、二进制加法器,由真值表可的全加器输出Fn和进位输出 Cn1的表达式为：,化简可得： Fn = Xn Yn Cn Cn1 = XnYn + （XnYn）Cn = XnYn + （Xn Yn）Cn,34,一位全加器逻辑电路,一位全加器逻辑框图,35,四位二进制加法器,由4个全加器串连构成行波进位加法器,特点：位间进位是串行传送（称为行波进位），即本位全加和Fi必须等低位进位Ci来到后才能得到。 缺点：加法时间与位数有关，速
9、度较慢。,36,四位二进制并行进位加法器,在4个全加器基础上进行改造，以便并行产生进位，构成并行进位加法器。,37,特点：采用“并行进位法”或“超前进位产生电路”来同时形成各位的进位。 优点：运算速度大大加快。 上述4位并行进位加法器的逻辑框图：,四位二进制并行进位加法器,38,三、算术逻辑运算单元ALU,ALU（Arithmetic & Logic Unit）：算术逻辑运算单元，计算机中可以进行逻辑运算和算术运算的部件。 全加器：只能对输入数据进行加法运算。 ALU的实现：在并行进位加法器的基础上，再加上一些逻辑电路和功能控制信号线，可形成多功能算术逻辑运算部件ALU。,39,三、算术逻辑运
10、算单元ALU,74LS181芯片：4位多功能ALU，内部集成了并行进位电路。 5条功能选择线：S3S2S1S0和M 16种算术运算：M1时，由S3S2S1S0 来选择，Cn0有进位，Cn1无进位。 16种逻辑运算：M0时，由S3S2S1S0 来选择,40,74LS181 ALU的构成,将输入数据A和B经过函数发生器形成它们的不同组合（由功能选择线S3S2S1S0 决定），再送入并行进位加法器进行加法运算，从而使得ALU能够实现各种的运算功能。 Xf S3S2S1S0 （A，B） Yf S3S2S1S0 （A，B）,41,由74LS181构成16位ALU,用4片74LS181 16位ALU 74
11、LS181片内：并行进位 片间：串行进位。,42,用4片74LS181 + 1片74LS182 16位ALU 74LS181片内：并行进位；片间：并行进位。,由74LS181构成16位ALU,43,四、译码器,译码器功能：把输入编码译成相应的控制电位，作为芯片的片选信号或其他操作控制信号。 特点： 有n个输入变量， 2n条输出变量（ n 2n ） ； 输入信号的n位编码对应于2n条输出线输出：当输入为某一编码时，对应仅有一根输出为“0”（或为“1”），其余输出均为“1”（或为“0”）。 常用的译码器芯片： 74LS139：双24译码器（n2） 74LS138：38译码器（n3）,44,74LS
12、139,内部集成了两个24译码器； 功能表： “使能”控制端E：用来控制译码器是否工作，当E#端为“1”时，禁止译码器工作，此时译码器的所有输出线均为无效即“1”。,X：指可以取值1或者0,45,74LS139,按照真值表，四个输出的逻辑代数式为：,24译码器逻辑电路：,46,74LS138,3输入8输出的译码器：38译码器； 功能表：,47,五、数据选择器,数据选择器也称多路选择开关。 数据选择器是从2n个输入数据中选择一个送到输出端，选择哪一个输入数据由n位地址输入来选择决定。,48,2.4 时序逻辑电路实例,触发器和锁存器,一,寄存器,二,计数器,三,移位寄存器,四,49,一、触发器和锁
13、存器,（1）电平触发方式触发器,C：时钟信号 D：数据输入信号 Q：输出信号，代表触发器的状态，即储存了0/1 Q：反相输出信号,50,一、触发器和锁存器,（1）电平触发方式触发器 特点： 触发器只在时钟信号C为触发约定电平高电平（或低电平）时，才接收输入数据D（至Q端），否则，触发器状态保持不变。 在时钟信号C为触发约定电平时，输出Q端的状态随着输入端D的变化而变化； 电平触发方式触发器又称为D锁存器，主要用作存储器的地址锁存器，以使CPU发出的地址在整个存储器读或写周期保持稳定不变。,51,一、触发器和锁存器,（2）边沿触发方式触发器,CP：时钟信号D：数据输入 RD：异步清零端，任何时间
14、该信号为0，则Q端必清零 SD：异步置位端，任何时间该信号为0，则Q端必置1 Q：输出信号，代表触发器的状态；Q：反相输出信号,52,一、触发器和锁存器,（2）边沿触发方式触发器 特点： 触发器只在时钟脉冲CP的约定边沿（上升沿或下降沿）来到时，才接收输入数据D（至Q端），否则，触发器状态保持不变。 在时钟信号C为高电平或者低电平时，输出Q端的状态不会随着输入端D的变化而变化； 常用的正边沿触发器之一就是D触发器，由于它在CP上升沿以外时间出现在D端的数据变化和干扰信号不会被接收，因此具有很强的抗干扰能力而得到广泛应用。它一般可用来组成寄存器、计数器和移位寄存器等 。,53,二、寄存器,功能：
15、存储二进制信息。 组成：由一组触发器组成，所有触发器采用同一个时钟信号或其他控制信号，以便进行统一的打入或其他控制操作。 由n位触发器构成的寄存器称为n位寄存器，它可以存储n位二进制信息。,54,二、寄存器,工作原理：当时钟脉冲CP到来时，寄存器的输入数据（D3D0）同时打入寄存器，即输入存放输出到寄存器的输出端（Q3Q0）。 CLR：寄存器清零信号，为低电平时，寄存器的输出端清为零。,55,二、寄存器,带清零端的8D触发器74LS273芯片 MR：清零信号，当为低电平时，无论输入D是什么，输出Q均为0。 CP：寄存器打入脉冲信号，当CP来一上升沿，则将输入端D数据打到输出端Q，并在下一上升沿
16、来到之前，Q端保持不变。,56,三、移位寄存器,功能：对数据进行移位。 组成：由多个触发器组成，一个触发器的输出接到另一个触发器的输入，当公共时钟信号CP上升沿时，所有触发器的输出均写入相邻的下一个触发器中，从而实现移位。 通常，移位寄存器同时具备置数、左移、右移等功能。,57,三、移位寄存器,74LS299信号： S1S0：功能选择 OE1OE2：输出使能 I/O0I/O7：数据线 MR：清零 DS0：右移时，将其移入最高位Q0。,Q7：右移时，最低位从Q7移出。 DS7：左移时，将其移入最低位Q7。 Q0：左移时，最高位从Q0移出。,58,三、移位寄存器,59,四、计数器,按功能分： 加法计数器：1计数 减法计数器：1计数 可逆计数器：即可1计数又可1计数 按进位制分： 二进制计数器：低位触发器逢2进1。 十进制计数器：采
