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1、 . . . 东 北 石 油 大 学课 程 设 计课 程 通信综合课程设计 题 目 HDB3编码器设计 院 系 电气信息工程学院 专业班级 通信07-1班 学生姓名 祁庆男 学生学号 070602140117 指导教师 毕洪波（讲师）王冬梅（讲师） 2010年 12月24日 . . . . 东北石油大学课程设计任务书课程 通信综合课程设计 题目 HDB3编码器设计 专业 通信工程 祁庆男 学号 7 主要容利用EDA实现HDB3编码器，通过Quartus 软件模拟实现HDB3码的相应功能，系统应具有而且具有软件开发周期短，成本低，执行速度高，实时性强，升级方便等特点。基本要求实现HDB3编码器，
2、消除NRZ码的直流成分，具有时钟恢复和抗干扰性能，且适合于长距离信道传输。同时，本系统应具有一定的检错能力，当数据序列用HDB3码传输时，若传输过程中出现单个误码，其极性交替变化规律将受到破坏，因而在接收端根据HDB3码这一独特规律特性，可检出错误并纠正错误，同时HDB3码方便提取位定时信息。参考资料1樊昌信，丽娜.通信原理M.：国防工业，2006.2君里，应启珩，为理.信号与系统M.：高等教育，2001.完成期限 2010、11、12010、12、24 指导教师 专业负责人 2010年11 月 1日目录1.设计要求12. HDB3码编码工作原理12.1 HDB3码的编码规则12.2编码设计思
3、想23. 基于Quartus II软件的HDB3码编码器的设计23.1插“V”模块的实现33.2插“B”模块53.3单极性变双极性的实现74. Quartus 软件介绍84.1 Quartus 软件的发展84.2 Quartus 的VHDL语言的软件操作流程94.3 Quartus 的VHDL语言的软件操作流程95. 双极性变换的硬件电路106. 总结10参考文献111.设计要求利用EDA实现HDB3编码器，通过Quartus 软件模拟实现HDB3码的相应功能，系统应具有而且具有软件开发周期短，成本低，执行速度高，实时性强，升级方便等特点。HDB3码是数字基带通信系统中重要组成部分之一，因其具
4、有无直流成份，检错能力强，具有时钟恢复性能等优点，成为ITU推荐使用的基带传输码型之一。首先介绍HDB3编码的原理和方法，提出一种基于EDA技术实现的HDB3编码器的方法。HDB3码编译码器的实现有多种途径，常用的解决方案是应用专用的HDB3收发芯片，如选用专用E1收发芯片DS2153Q和单片机实现该码制的转换功能。本文提供一种利用现代EDA技术，以ACEX系列FPGA芯片EPlK10为硬件平台，以Quartus II为软件平台，以VHDL，为开发工具，适合于FPGA实现的HDB3编码器的设计方案。2. HDB3码编码工作原理2.1 HDB3码的编码规则要了解HDB3码的编码规则，首先要知道A
5、MI码的构成规则，AMI码就是把单极性脉冲序列中相邻的“1”码(即正脉冲)变为极性交替的正、负脉冲。将“0”码保持不变，把“1”码变为+1、-1交替的脉冲。如：NRZ码：100001000011000011AMI码：-10 000 +10000-1 +10000-1 +1 HDB3码是AMI码的改进型，称为三阶高密度双极性码，它克服了AMI码的长连0串现象。 HDB3码的编码规则为先检查消息代码(二进制)的连0串，若没有4个或4个以上连0串，则按照AMI码的编码规则对消息代码进行编码；若出现4个或4个以上连0串，则将每4个连0小段的第4个0变换成与前一非0符号(+1或-1)同极性的V符号，同时
6、保证相邻V符号的极性交替(即+1记为+V，-1记为-V)；接着检查相邻V符号间非 0符号的个数是否为偶数，若为偶，则将当前的V符号的前一非0符号后的第1个0变为+B或-B符号，且B的极性与前一非0符号的极性相反，并使后面的非0 符号从V符号开始再交替变化。例： NRZ码： 1 0 0 0 0 1 0 0 0 0 1 1 0 0 0 0 1 1 插V： 1 0 0 0 V 1 0 0 0 V 1 1 0 0 0 v 1 1 插B： +1 0 0 0 +V-1 0 0 0 V +1 -1 +B 0 0 +V -1 +12.2编码设计思想由于 CPLD 不能处理负电平，只能面向“1”、“0两种状态，
7、所以要对它的输出进行编码。编码的实现是根据 HDB3 编码原理把二进制码编码成两路单极性的码字输出，之后经过单双变换模块形成 HDB3码，设计中的大部分工作可采用 VHDL语言描述实现，仅单双变换模块由于采用模拟器件 CD4052 实现，所以只能以外接电路实现。本文主要涉及用 VHDL 语言描述 HDB3 码编译码器的逻辑功能。在编码过程中，要经过连 0 检测、破坏节判断、破坏节间 “1”的个数判断、调整“1”的符号输出等步骤。由 HDB3 编码规则，当 NRZ 码中出现 4 连 “0”串时，第 4 个“0”用破坏符号“V”来代替，并且连续两个“V”之间如果有偶数个“1”时，要把最后一小段的第
8、一个“0”变为“B”。为了在单双极性变换时便于分辨出“V”标志和“B”标志，所以用“00”来标识“0”，用“10”标识“-1”，用“11”来标识“+1”。如果直接将要进行编码的数据按上述编码原则先转换成AMI码，然后进行加v码，加B码操作，会发现转化成AMI码时有一个“+1”“一1”码极性形成的过程，而在加B码操作之后，非零码元相应极性还有可能进行反转，因此有两个信号极性产生的过程。分析HDB3的编码结果：V码的极性是正负交替的，余下的1码和B码看成为一体也是正负交替的，同时满足V码的极性与前面的非零码极性一致。由此产生了利用FPGA进行HDB3码编码的思路：先进行加V码，加B码操作，在此过程
9、中，暂不考虑其极性，然后将V码，1码和B码分成两组，分别进行极性变换来一次实现。这样可以提高系统的效率，同时减小系统延时。HDB3编码器的数字电路部分由三个模块组成：V码产生单元(v Gen)，B码产生单元(B Gen)，单极性一双极性转换单元(single2double)。3. 基于Quartus II软件的HDB3码编码器的设计插“B”插“V”极性转换在HDB3码的VHDL建模思想是在消息代码的基础上，依据HDB3编码规则进行插人“V”符号和“B”符号的操作，且用2位二进制代码分别表示。最后完成单极性信号变成双极性信号的转换。其编码模型如图1所示：消息码HDB3码图1 HDB3编码实现流程
10、3.1插“V”模块的实现插“V”模块主要是对消息代码里的四连0串的检测，即当出现四个连0串的时候，把第四个“0”变换成符号“V”，用 “11”标识。 “1”用“01”标识，“0”用“00”标识。程序流程图如2所示：开始Count=0Codein=0?Count0=3?Codeouttv=11Count0=0Codeoutv=0count0=countv0+1Codeoutv=01Count0=0end图2 插“v”流程图程序如下： BEGINadd_v:PROCESS(clk,clr) BEGINIF(RISING_EDGE(clk) THENIF(clr=1) THENcodeoutv=00
11、;count0codeoutv=01; count0 IF(count0=3) THEN codeoutv=11;count0=0;ELSEcount0=count0+1;codeoutvcodeoutv=00;count0=count0;END CASE;END IF;END IF;AND PROCESS add_v;经插v后仿真波形如下：图3 插V仿真波形从仿真波形可以看出当出现四个连0串的时候，把第四个“0”变换成符号“V”，用 “11”标识。 “1”用“01”标识，“0”用“00”。3.2插“B”模块插“B”模块的建模思路是当相邻“V”符号之间有偶数个非0符号时，把后一小段的第1个“0
12、”变换成一个“B”符号。可调用D触发器来实现延迟，这样经插“V”处理过的码元，可在同步时钟的作用下同时进行是否插“B”的判决，等到码元从移位寄存器里出来的时候，就可以决定是应该变换成“B”符号，还是照原码输出。程序流程图如4所示：开始Firstv=0Codeoutv=01Codeoutv=00Codeoutv=01Count1=Count01+1Count1=Count01Firstv=0?Count1=0;Firstv=0s1(4)=1;s0(4)=0Count1=0?s1(4)=s1(3);s0(4)=s0(3)Count(1)=0s1(4)=s1(0);s0(4)=s0(3)Codeou
13、tb=s1(4)&s0(4)图4 插“B”模块流程图程序如下：s0(0)=codeoutv(0);s1(0)=codeoutv(1);ds11:DFF PORT MAP(s1(0),clk,s1(1);ds01:DFF PORT MAP(s0(0),clk,s0(1);ds12:DFF PORT MAP(s1(1),clk,s1(2);ds02:DFF PORT MAP(s0(1),clk,s0(2);ds13:DFF PORT MAP(s1(2),clk,s1(3);ds03:DFF PORT MAP(s0(2),clk,s0(3);ds14:DFF PORT MAP(s1(3),clk,s1(4);ds04:DFF PORT
