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1、2020/9/23,1,第6章 自动布局布线及SOC简介,6.1 自动布局布线 6.2 SOC的技术简介 6.3 VLSI设计发展方向,2020/9/23,2,Logic synthesis,Placement,Routing,2020/9/23,3,6.1 自动布局布线,自动布局布线定义 自动布局、布线是将门级网表（netlist）转换成版图（layout），并对各个电路单元确定其几何形状、大小及位置，同时要确定 单元之间的连接关系 方法有两种，一种是手工画版图实现，另一种是用自动布局布线工具实现（Auto Place and Route，APR） VLSI设计的自动布局、布线必须借助EDA
2、工具完成 比较著名的自动布局、布线工具：AVant！/Synopsys的ApolloII、Cadence、Synopsys、Mentor等公司的工具。 在Cadence中进行布局规划的工具为Preview，进行自动布局布线的引擎有四种：Block Ensemble、Cell Ensemble、Gate Ensemble和Silicon Ensemble，其中，Block Ensemble适用于宏单元的自动布局布线，Cell Ensemble适用于标准单元或标准单元与宏单元相混合的布局布线，Gate Ensemble适合于门阵列的布局布线，Silicon Ensemble主要用在标准单元的布局布
3、线中。,2020/9/23,4,自动布局布线流程,标准单元库 按电路种类划分 核心逻辑单元库 I/O单元 硬核模块生成器 按设计阶段划分 逻辑综合库 单元的仿真库 物理版图库 延时模型库,门级网表,布局规划 预布线布局,时钟树,布线,自动布局布线过程,设计约束,工艺库,数据准备和输入,版图数据输出,DRC SOC的设计包括： 芯片设计 测试方法设计 软件系统设计 PCB 板设计 系统和分系统设计 SOC的设计涉及领域： 系统 硬件 软件 测试等学科 各领域的界线越来越模糊，趋向融合。 SOC芯片的设计同样按层次划分，与VLSI 设计方法一致，同样分为： 系统设计、 行为设计、 结构设计、 逻辑
4、设计、 电路设计、 版图设计，,2020/9/23,25,SOC芯片设计流程,2020/9/23,26,基于平台的SOC设计方法,在超深亚微米（纳米）工艺阶段： SoC架构设计的工作量将超过物理设计； 嵌入式软件开发的工作量将超过硬件设计； 需要大幅缩减架构开发时间，更早地进行软件开发并完成SoC验证，才能保证SoC芯片的上市时间并控制设计成本。 目前，解决SoC技术瓶颈的方法就是提高设计的抽象级，采用基于平台的方法设计SoC芯片。 基于平台的SoC设计方法带来一系列新的变化： 硬件描述语言倾向于采用C+/SystemC及其方法来仿真SoC和嵌入式软件，可比传统的RTL方法快50万倍。 改VL
5、SI设计的自顶向下方法为层次性设计方法； 在RTL实现之前，使用最优的系统模型或虚拟原型并行开发应用软件和系统软件，效率要比在RTL/C级验证快几个数量级。 使用模型构建可复用设计平台，可快速造就新的派生设计。,2020/9/23,27,2020/9/23,28,6.3 VLSI设计发展方向,VLSI发展趋势 先进工艺(高集成度、低功耗） 系统化设计方法（SOC，SOPC，结构化ASIC） EDA技术 FPGA发展趋势 向高密度、高速度、宽频带方向发展 向低成本、低价格的方向发展 向低电压、低功耗和绿色化方向发展 结构化ASIC 可编程片上系统SOPC 动态可重配置DRFPGA 单片群集器CO
6、D,2020/9/23,29,ALTERA StratixII 颠覆了四输入查找表(LUT)是FPGA最佳选择的传统观念,输入数可变的自适应逻辑模块(ALM)作为FPGA的基本结构单元 TSMC 90nm工艺，9层金属，1.2内核电压 ALM数目:6240-71760；等效逻辑单元(LE)数目:15.6-17.94万个，而130 nm Stratix FPGA的最大容量是8万个逻辑单元 DSP（包含4个18*18乘法器）数目：12-96 PLL数目：6-12 最大可用I/O数目：358-1158 RAM数目：M512 RAM：104-930；M4K RAM：78-768；M-RAM（512K）
7、：0-9 Stratix-II比第一代Stratix器件的逻辑利用率平均提高了25%；性能快50%。 StratixII器件使用了128位密钥的高级加密标准（AES）算法对配置的比特流进行加密， 密钥存放在外部配置器件中，可以对QuartusII软件生成的加密配置文件进行解密，不需要外部电池。,1.高密度、高速度、宽频带,2020/9/23,30,2、低成本、低价格,2020/9/23,31,3、低电压、低功耗和绿色化,Xilinx为用户提供1.2v,1.5v,1.8v,2.5v，3.3v和5v可编程逻辑系列选择 Altera为用户提供1.5v,1.8v,2.5v，3.3v和5v可编程逻辑系列
8、选择,2020/9/23,32,4、结构化ASIC,复杂功能FPGA设计，考虑通过技术上的融合在ASIC与FPGA之间寻找一条“中间道路”。 LSI Logic、NEC 、AMISemiconductor、Fujitsu、Chip Express、Lightspeed 、Semiconductor和Altera等都是结构化ASIC技术的推动者 结构化ASIC核心思路 具有类似FPGA粗颗粒逻辑单元的门电路阵列派生产品 预先在硅片上嵌入必要的功能电路模块，开发者只需要对少数的金属布线层进行个性化编程以完成设计，不需要象ASIC设计那样设计芯片所有掩模层 需要更少的可由用户配置的金属层和通孔层结构
9、化ASIC 独特的开发方法使得其很难在短期内得到更多开发工具商的支 掩模成本的大幅降低 0.13m工艺的每项结构化ASIC设计的掩模费用大约为10万美元，而相同工艺条件下ASIC设计其掩模成本将达到65万美元。 结构化ASIC市场将从2002年的110万美元增加到2007年的8.48亿美元。 随着工艺线宽的减小，结构化ASIC在掩模成本上的经济性将更加明显,2020/9/23,33,5、片上可编程系统SOPC,SOPC含义 是一种特殊的嵌入式微处理器系统它是片上系统（SOC），单个芯片完成整个系统的主要功能它是可编程系统，具有灵活的设计方式，可裁减、可扩充、可升级，并具备软硬件在系统可编程的功
10、能 SOPC的基本特征 嵌入式处理器IP Core为核心（多处理器） 具有小容量片内高速RAM资源 丰富的IP Core资源可供灵活选择（ASIC） 足够的片上可编程逻辑资源 处理器调试接口和FPGA编程接口共用或并存 可能包含部分可编程模拟电路 单芯片、低功耗、微封装 SOPC优点 降低成本，提高系统整体性能 缩短设计迭代周期：FPGA设计灵活，设计迭代周期短 降低硬件系统设计风险 极大程度提高设计灵活性，可重构、可升级,2020/9/23,34,6、动态可重配置DRFPGA（Dynamically Reconfigurab le FPGA）,静态可重配置： 在上电以后, 将存放在FPGA
11、外部的非易失性存储器中的配置数据一次性加载到FPGA 内部的配置存储器SRAM 中。在系统运行期间, SRAM 中的配置数据始终保持不变。当系统再次启动时, 则可以通过加载不同的配置数据来改变FPGA 的逻辑功能。 动态可重配置： 指在系统运行期间, 随时可以通过对FPGA 的重新配置来改变其逻辑功能, 而且并不影响系统的正常运行。FPGA 逻辑功能的改变在时间上保持动态连续。能够动态地改变数字逻辑系统的功能。 必要性 大提高数字逻辑系统的自适应能力 提高对逻辑资源的利用率：对某些字逻辑系统, 并非其所有的逻辑在任何时刻都处在激活或工作状态, 可以将整个设计从时间上分解成多个模块, 每个模块对
12、应一个配置, 只要按照正确的时序动态地更换FPGA 的配置, 就可以实现系统的功能。 新兴的计算结构： 通用处理器：将计算任务从时间上分解成指令序列, 通过指令的顺序执行来完成计算任务, 这种方式的灵活性好, 但速度较慢;A S IC：后者是将计算任务从空间上分解成多个硬件单元电路, 这种方式的计算速度快, 但灵活性差,且开发周期较长。DRFPGA 来实现计算, 则允许将计算任务从时间和空间(逻辑资源) 上实行双向分解, 不仅具有接近A SIC 的速度, 而且有软件的灵活性。,2020/9/23,35,7、单片群集器COD (clusters on die）,65 纳米以下加工技术 在大多数情
13、况下有可能采用专用处理单元。 在一块芯片上包括几个处理单元以及足以存储复杂应用程序的内存。 处理单元必须通过一个网络进行通信： 除了一些处理单元和内存以外，工程师还要处理芯片上的某些定制区域，这些区域可用来以硬件为中心实现各种功能。 这种“芯片”实际将由至少两片组成 一片包含数字逻辑电路，另一片包含模拟电路。 COD 将代替SOC。 几个APU（应用处理单元）通过片上网络进行通信，协同提供实现一个系统所需的处理能力。 它能继续得益于新的加工技术；它使用大型的宏块 它可以让用户通过重新编程来使产品升级，从而降低一个产品系列在市场寿命期内的成本。 一直从事通用CPU 业务的公司如Intel公司、AMD公司、TI公司、Motorola公司和IBM公司，都可能进入COD 市场,2020/9/23,36,1.掌握自动布局布线的含义和流程 2.掌握SOC含义及相关知识 3.掌握VLSI发展方向,思考题：,
