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1、,第七章 硬件描述语言简介,VHDL 语言简介,硬件描述语言：就是可以描述硬件电路的功能、信号的连接关系及定时关系语言。最常用的HDL是VHDL和VerilogHDL。 一、VHDL的发展史 二、VHDL的基本语法 三、VHDL程序的基本结构 四、VHDL的基本描述语句 五、基本逻辑电路设计,一、 VHDL 的发展史,VHSIC 计划 美国国防部在上个世纪70年代末和80年代初提出的VHSIC（Very High Speed Integrated Circuit）计划的产物。1981年提出了一种新的硬件描述语言，称为VHSIC Hardware Description Language。简称V
2、HDL。 VHDL标准化 1987年12月VHDL被接纳为IEEE std-1076-1987标准，一般称为VHDL87 。 1993年进一步修订，形成IEEE std-1076-1993标准，称为VHDL93。,二、 VHDL 的基本语法规则,1、词法规则 2、标识符 3、保留字 4、VHDL的数据类型 5、VHDL的运算操作符,2-1 词法规则,2-1-1 注释 由两个短线“-”开始的一行文字，如： -this is a counter 2-1-2 数字 十进制整数表示法： 十进制文字:= 整数整数 指数 整数:= 数字或下划线连接的数字 整数举例：089，0，456_78，2e8 实数举
3、例：12.0，3.14159，2.4e+5,2-1 词法规则,2-1-2 数字 基表示二、八、十六进制数字的方法： 以基表示的数:=基#基于基的整数基于基的整数 #指数 基:= 整数 基于基的整数:= 扩展数字下划线扩展数字扩展数字:=数字/字母 整数举例：2#11111111# 二进制表示法 指数举例：2#11.001#E+2,2-1 词法规则,2-1-3 字符和字符串 字符：用单引号引起来的ASCII字符，可以是数字，也可以是符号或字母。 字符文字:=图形字符 字符串：是一维的字符数组，需放在双引号中。 字符串文字:=“图形文字” 如：“FALSE”，B “100”,2-2 标识符,短标识
4、符（VHDL87） VHDL的短标识符必须遵守以下规则： 1、必须以英文字母开头； 2、英文字母、数字（09）和下划线都是有效的字符； 3、短标识符不区分大小写； 4、下划线（_）的前后都必须有英文字母或数字； 如:A_1 5、不能和VHDL语言的保留字重名。,2-2 标识符,扩展标识符（VHDL93） VHDL的扩展标识符必须遵守以下规则： 1、用反斜杠来界定。eda_control 2、允许包含图形符号、空格符；$100 3、反斜杠之间的字符可以用保留字；buffer 4、两个反斜杠之间可以用数字开头；2chip 5、扩展标识符中允许多个下划线相连；Two_computer_sharpto
5、r 6、扩展标识符区分大小写；eda和EDA不同,2-3 保留字,VHDL内部用的字符串，标识符不能与保留字重名。 如：if else elsif end wait when case entity architecture package component xnor xor,2-4 VHDL 的数据类型,客体：凡是可以赋予一个值的对象就称客体。 常数：对某一常数赋予一个固定值。 变量：在进程和子程序中使用，是一个局部量。 信号：是电路内部硬件连接的抽象。 数据类型 1、标准数据类型（10种） 2、用户自定义数据类型 3、IEEE 预定义标准,2-4 VHDL 的数据类型,IEEE标准数据类
6、型有两种： “std_logic”和“std_logic_vector” 注意：使用这两种类型，在程序中必须写出库说明语句和使用程序包集合说明语句。若不这样，EDA工具在进行编译、综合时会报告类型错误。,2-5 VHDL 运算操作符,算术运算：+，*，/，MOD(求模)，REM(取余)，+（正），(负)，*(指数运算)，ABS(取绝对值)。 逻辑运算：AND，OR，NAND，NOR，XNOR，XOR和NOT。 关系运算：=，/=，=。 并置运算：用于位连接。(0 端口说明(PORT); 实体说明部分； BEGIN 实体部分语句； END 实体名；,类属参数说明与端口说明,类属参数说明可选 GE
7、NERIC CONSTANT 名字表：IN 子类型标志 ：=静态表达式，； 参数的类属用来规定端口的大小，I/O引脚的指派，实体中子元件的数目和实体的定时特性。 端口说明 PORT（端口名，端口名 ：方向 数据类型； 端口名，端口名 ：方向数据类型）；,端口方向,端口方向用来定义外部引脚的信号方向是输入还是输出。 表示方向的说明符及含义如下表所示：,实体举例 1,下面为一个异步复位的D触发器的实体说明： Entity dff_async_rst is port（D，CLK，RESET ：in STD_LOGIC； Q ：out STD_LOGIC）； end dff_async_rst;,实体
8、举例 2,二选一电路的实体说明： entity mux is port ( a: in std_logic; b: in std_logic; s: in std_logic; f: out std_logic ); end mux;,3-2 构造体,结构体：确定基本设计单元输入输出关系，即它定义了设计单元的具体功能。 构造体说明 ARCHITECTURE 构造体名 OF 实体名 IS 定义语句 内部信号，常数，数据类型，函数等的定义（可选） BEGIN 并行处理语句 END 构造体名； 构造体三种描述方式 行为描述 寄存器传输级描述（RTL描述） 结构描述,构造体举例,具有异步复位的D触发器
9、的构造体： architecture behav of dff_async_rst is Begin process(CLK, RESET) begin if ( RESET = 0) then Q = 0; elsif ( CLKEVENT AND CLK =1) then Q = D; endif; end process; End behav;,EVENT是VHDL的属性，表明信号需要改变。,3-3 配置,配置语句描述层与层之间的连接关系以及实体与构造体之间的连接关系。 配置语句的书写格式为： CONFIGURATION 配置名 OF 实体名 IS 说明语句 END 配置名； 下面以二选
10、一电路来说明配置语句的用法： configuration mux_c of mux is for rtl end for; end mux_c;,3-4 包集合,为了实现数据的共享，可以将它们收集在一个包集合中。多个包集合可以并入一个VHDL库中。 PACKAGE包集合名 IS 说明语句 包集合头 END包集合名； PACKAGEBODY包集合名 IS 说明语句 包集合体 END BODY； 要使用包集合必须用USE语句说明： USE IEEE.STD_LOGIC_1164.ALL;,3-5 库,库是经编译后的数据的集合，它存放包集合的定义、实体定义、构造体定义和配置定义。 设计库的使用方法是
11、在每个设计项目的开头声明选用的库名，用USE字句声明选中的逻辑单元。 被声明的设计库和库中的元件对本设计项目是“可见”的。 库的种类(有5种库) IEEE库、STD库、ASIC矢量库、用户定义的库和 WORK库。,3-5 库,库的使用(库在使用前都首先要说明) LIBRARY 库名； USE子句使库中的元件、程序包、类型说明、函数和子程序对本设计为“可见”。USE子句的语法形式： USE 库名.逻辑体名； USE LIBRARY_NAME.package_name.ITEM.name； 如：LIBRARY IEEE; 使ieee库成为可见 USE IEEE.STD_LOGIC_1164.ALL
12、; 使库中的程序包std_logic_1164中的所有元件成为可见允许调用。 库说明作用范围从一个实体说明开始到它所属的构造体、配置为止。,四、 VHDL 的基本语句,4-1 顺序描述语句 WAIT语句； 信号代入语句； 变量赋值语句； IF语句； CASE语句； LOOP语句； NEXT语句； EXIT语句； RETURN语句； 过程调用语句; 断言语句； NULL语句。,WAIT 语句,WAIT无限等待 WAIT ON敏感信号量变化 WAIT UNTIL 表达式表达式成立时进程启动 WAIT FOR 表达式时间到，进程启动 通常只有WAIT UNTIL格式的等待语句可以被VHDL综合器综合。 WAIT UNTIL语句的书写格式为： WAIT UNTIL表达式； WAIT UNTIL 信号=VALUE；,
