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1、数字逻辑课程设计北京邮电大学课程设计报告课程设计名称数字逻辑学 院计算机指导教师班 级班内序号学 号学生姓名成绩-杨杨-陈陈-金金课程设计内容教学目的：掌握isp LEVER 软件的使用方法，掌握isp器件的使用方法，用VHDL进行较复杂逻辑电路的设计和调试，熟练掌握isp器件的下载方法。基本内容：1.交通灯控制 2.电子钟显示 3.药片装瓶系统实验方法：先用VHDL进行软件编程，然后下载到ISP器件，进行硬件仿真实验。组员分工：详见各实验报告实验分工。学生课程设计报告（附页）课程设计成绩评定遵照实践教学大纲并根据以下四方面综合评定成绩：1、课程设计目的任务明确，选题符合教学要求，份量及难易程
2、度2、团队分工是否恰当与合理3、综合运用所学知识，提高分析问题、解决问题及实践动手能力的效果4、是否认真、独立完成属于自己的课程设计内容，课程设计报告是否思路清晰、文字通顺、书写规范评语: 成绩:指导教师签名： 年 月 日注：评语要体现每个学生的工作情况，可以加页。目录实验一：交通灯控制器设计实验二：电子钟设计实验三：药片装瓶系统设计附：数字逻辑课程设计调试日志及个人心得体会实验一：交通灯控制器设计一、实验目的学习采用状态机方法设计时序逻辑电路。掌握ispLEVER软件的使用方法。掌握用VHDL语言设计数字逻辑电路。掌握ISP器件的使用。二、实验所用器件和设备在系统可编程逻辑器件ISP1032
3、一片示波器一台万用表或逻辑笔一只TEC-5实验系统，或TDS-2B数字电路实验系统一台三、实验内容以实验台上的4个红色电平指示灯，4个绿色电平指示灯模仿路口的东南西北4个方向的红，绿，黄交通灯。控制这些交通灯，使它们按下列规律亮，灭。(1) 初始状态为4个方向的红灯全亮，时间1s。(2) 东，西方向绿灯亮，南，北方向红灯亮。东，西方向通车，时间5s。(3) 东，西方向黄灯闪烁，南，北方向红灯，时间2s。(4) 东，西方向红灯亮，南，北方向绿灯亮。南，北方向通车，时间5s。(5) 东，西方向红灯闪烁，南，北方向黄灯闪烁，时间2s。(6) 返回(2)，继续运行。(7) 如果发生紧急事件，例如救护车
4、，警车通过，则按下单脉冲按钮，使得东，南，西，北四个方向红灯亮。紧急事件结束后，松开单脉冲按钮，将恢复到被打断的状态继续运行。四、设计思路(1) 将本实验分为分频，状态计数器，led输出三大模块；(2) 分频模块需要注意到占空比，采用when-else语句；(3) 状态计数器都分为5s,2s,5s,2s，四个状态时间，通过计数器作状 态转移；(5) led输出模块的黄灯闪烁可通过2HZ的方波信号实现。(6) 选择实验台上的5kHz频率时钟，作为设计中分频的初始时钟。(5) 紧急事件发生时，要注意保存必要的信息，已被紧急事件结束后，恢复到原状态继续运行使用。 五、设计方案模块图1、traligh
5、t（顶层模块代码）library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity tralight is port(clk,emg: in std_logic; -5KHZ时钟输入，紧急输入 tout: out std_logic_vector(11 downto 0); -12盏led灯输出 tout2,tout1: out std_logic_vector(3 downto 0);-倒计时end tralight;architecture top of tralight is component
6、 fenpin -分频模块 port( clkin: in std_logic; -5KHZ时钟输入 clkout1: out std_logic; -1HZ时钟 clkout2: out std_logic); -2HZ时钟 end component; component ztjishuqi -状态计数器模块 port( emg1,clk1: in std_logic; -紧急输入，1HZ时钟输入 stateout: out std_logic_vector(1 downto 0); -2位状态输出 daoout2,daoout1: out std_logic_vector(3 downt
7、o 0);-倒计时 end component; component led -led交通灯显示模块 port(emg2,clk2: in std_logic; -紧急输入,2HZ时钟输入（方波闪烁） statein: in std_logic_vector(1 downto 0); -2位状态输入 ledout: out std_logic_vector(11 downto 0); -12盏led灯输出 end component;signal fenpin1: std_logic;signal fenpin2: std_logic;signal state: std_logic_vecto
8、r(1 downto 0);begin u1: fenpin PORT MAP(clkin=clk, clkout1=fenpin1, clkout2=fenpin2); u2:ztjishuqi PORTMAP(emg1=emg,clk1=fenpin1,stateout=state,daoout2=tout2,daoout1=tout1); u3: led PORT MAP(emg2=emg, clk2=fenpin2, statein=state, ledout=tout);end;2、fenpin（底层分频模块）library ieee;use ieee.std_logic_1164.
9、all;use ieee.std_logic_unsigned.all;entity fenpin is port( clkin: in std_logic; -5KHZ时钟输入 clkout1: out std_logic; -1HZ时钟 clkout2: out std_logic); -2HZ时钟end fenpin;architecture art of fenpin issignal temp: integer range 0 to 4999;begin process(clkin) begin if(clkinevent and clkin=1) then if(temp=4999
10、) then temp=0; else temp=temp+1; end if; end if; end process; clkout1=1 when(temp2500) else 0; clkout2=1 when(temp=2500 and temp3750) else 0;end art;3、ztjishuqi（底层状态计数器模块）library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity ztjishuqi is port( emg1,clk1: in std_logic; -紧急输入
11、，1HZ时钟输入 stateout: out std_logic_vector(1 downto 0); -2位状态输出 daoout2,daoout1: out std_logic_vector(3 downto 0);-倒计时end ztjishuqi;architecture art of ztjishuqi issignal temp: integer range 0 to 13;type State IS (s0,s1,s2,s3); signal current_state, next_state: State;begin process(emg1, clk1) begin if(
12、emg1=0) then if(clk1event and clk1 =1 ) then if(temp=0 ) then stateout=00; temp=temp+1; daoout2=0100; daoout10 and temp=4) then stateout=00;temp=temp+1;daoout2=daoout2-1; daoout1=daoout1-1; elsif(temp=5 or temp=6) then stateout=01; temp=temp+1; daoout1=daoout1-1; elsif(temp=7) then stateout=10; temp=temp+1; daoout2=0110;daoout1=0100;
