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1、1 CMOS数字集成电路设计 课程设计报告 学院：* 专业：* 班级：* 姓名：Wang Ke qin 指导老师： * 学号：* 日期：2012-5-30 I 目录 一、 设计要求 . .错误 !未定义书签。 二、 设计思路 . .错误 !未定义书签。 三、 电路设计与验证. .错误 !未定义书签。 ( 一 ) 1 位全加器的电路设计与验证.错误 !未定义书签。 1) 原 理图设计 . .错误 !未定义书签。 2) 生 成符号图 . .错误 !未定义书签。 3) 建 立测试激励源 . .错误 !未定义书签。 4) 测 试电路 . .错误 !未定义书签。 5) 波 形仿真 . .错误 !未定义书
2、签。 ( 二 ) 4 位全加器的电路设计与验证.错误 !未定义书签。 1) 原 理图设计 . .错误 !未定义书签。 2) 生 成符号图 . .错误 !未定义书签。 3) 建 立测试激励源 . .错误 !未定义书签。 4) 测 试电路 . .错误 !未定义书签。 5) 波 形仿真 . .错误 !未定义书签。 ( 三 ) 8 位全加器的电路设计与验证.错误 !未定义书签。 1) 原 理图设计 . .错误 !未定义书签。 2) 生 成符号图 . .错误 !未定义书签。 3) 测 试激励源 . .错误 !未定义书签。 4) 测 试电路 . .错误 !未定义书签。 5) 波 形仿真 . .错误 !未定
3、义书签。 6) 电 路参数 . .错误 !未定义书签。 四、 版图设计与验证. .错误 !未定义书签。 ( 一 ) 1 位全加器的版图设计与验证.错误 !未定义书签。 1) 1 位全加器的版图设计.错误 !未定义书签。 2) 1 位全加器的DRC 规则验证.错误 !未定义书签。 3) 1 位全加器的LVS验证 .错误 !未定义书签。 4) 错 误及解决办法 . .错误 !未定义书签。 ( 二 ) 4 位全加器的版图设计与验证.错误 !未定义书签。 1) 4 位全加器的版图设计.错误 !未定义书签。 2) 4 位全加器的DRC 规则验证.错误 !未定义书签。 3) 4 位全加器的LVS验证 .错
4、误 !未定义书签。 4) 错 误及解决办法 . .错误 !未定义书签。 ( 三 ) 8 位全加器的版图设计与验证.错误 !未定义书签。 1) 8 位全加器的版图设计.错误 !未定义书签。 2) 8 位全加器的DRC 规则验证.错误 !未定义书签。 3) 8 位全加器的LVS验证 .错误 !未定义书签。 4) 错 误及解决办法 . .错误 !未定义书签。 五、 设计总结 . .错误 !未定义书签。 1 一、 设计要求 本次设计要求实现一个8 位的加法器，通过从前端到后端的设计过程， 了解数字集成电路设计流程，熟悉Linux 系统及其相关软件icfb的使用，加深 对数字集成电路前端设计的认识。 二
5、、 设计思路 基本单元选用复杂cmos电路实现的一位全加器， 采用 pmos与 nmos网络 完全对偶的 mirror型，将四个 1 位全加器级联成一个4 位加法器，再将两个4 位全加器级联成一个8 位全加器。 Figure2-11 位加法器级联图 如图所示，四个 1 位加法器级联成一个4 位加法器的级联图。这种电路 的好处是将每前一级的Cin 与后一级的 Cout 直接级联，连接比较方便，电路比 较好设计。 版图设计也相对较简单， 画出一位全加器的版图， 多位全加器的版图 就迎刃而解。 由于采用直接级联， 前一级的输出延时要累加到后一级的输入进位 中，最后会导致级联越多，延时越多。为了提高性
6、能，可以采用曼彻斯特进位链 或是进位旁路。由于是初次接触icfb ，对版图还不是太了解，本次试验采用最 简单的直接级联形式。 三、 电路设计与验证 ( 一)1 位全加器的电路设计与验证 1) 原理图设计 2 Figure3-1 1位全加器的原理图（镜像型） 如图所示，为采用镜像型 1 位全加器的原理图。 其中 A、B为两个输入信 号也即两个一位加数， Cin 为前一位的进位输入信号， Co为当前的进位输出信号， So为和输出信号。 2) 生成符号图 Figure3-2 1位全加器的符号图 如图所示，为检查并保存1 位全加器原理图后生成的符号图，左侧为输 入信号 A、B、Cin，右侧为输出信号，
7、 Co和 So。 3) 建立测试激励源 为了验证原理图是否满足逻辑要求，新建一个关于激励源的cell view， 建立 functional文件，编辑测试激励源的verilog文件，遍历真值表，并生成 相应的符号。 3 Figure3-31 位全加器的测试激励 如图所示，为用 verilog编写的 1 位全加器的测试激励。初始状态三个 输入信号都设为 1，之后给 A、B、Cin 赋值三个不同频率的脉冲信号，能遍历三 个输入中，全 0、全 1、两个 1、一个 1 的所有情况。 4) 测试电路 Figure3-4 1位全加器的测试电路（模拟） Figure3-51 位全加器的测试电路（数模混合）
8、如图, 、所示，为 1 位全加器的测试电路，为加模拟信号激励，为加数字 信号激励。 从中比较可以看出， 当输入信号较多时， 才用数目混合测试要比采用 模拟激励测试要方便， 电路会简单些。 所以在接下来的4 位全加器和 8 位全加器 测试电路中，均采用数模混合方式。 4 5) 波形仿真 Figure3-6 1 位全加器的仿真波形a Figure3-71 位全加器的仿真波形b 如图, 、所示 , 为 1 位全加器的仿真波形图。从图中可以看出，仿真波形 结果与真值表相符合，从图中可以看出1 位全加器的延时为 . ( 二)4 位全加器的电路设计与验证 1) 原理图设计 Figure3-84 位加法器的
9、原理图 如图所示，为 4 位加法器的原理图设计。 4 位加法器采用 4 个 1 位加 5 法器直接串联，前一级的输出直接连到下一级的输入。左侧为四位输入信号 A3:0 、 B3:0 和进位输入 Cin， 右侧为四位输出信号D3:0 和进位输出 Co. 2) 生成符号图 Figure3-94 位加法器的符号图 如图所示，为检查并保存4 位全加器原理图后生成的符号图，左侧 为输入信号 A3:0 、B3:0 、Cin，右侧为输出信号， Co和 D3:0 。 3) 建立测试激励源 为验证原理图是否满足逻辑要求，新建一个关于激励源的cell view， 建立 functional文件，编辑测试激励源的v
10、erilog文件，遍历真值表，并生成 相应的符号。 Figure3-104 位全加器的测试激励 如图所示，为用 verilog编写的 4 位全加器的测试激励。初始状态进位 输入设为 0，a3:0 设为 1001，b3:0 设为 0111；之后分别给每一位加数不同 周期的脉冲信号，使得激励信号能够遍历所有的情况。 6 4) 测试电路 Figure3-114 位全加器的测试电路（数模混合） 如图所示，为 4 为全加器测试电路，采用数目混合形式。从图中可以看出， 采用数模混合测试方法， 电路比较简单，不需要每个输入信号都给一个模拟脉冲， 简洁、方便。 5) 波形仿真 Figure3-124 位全加器
11、的仿真波形 如图所示，为 4 为全加器的仿真波形图，从图中可以看出，仿真波形结 果与 4 位全加器真值表相符合。其中，关键路径上的延时为，延时较大，这与每 7 一级输出都加入一个反相器有很大关系。 ( 三)8 位全加器的电路设计与验证 1) 原理图设计 Figure3-134 位加法器的原理图 如图所示，为 8 位加法器的原理图设计。8 位加法器采用 2 个 4 位加法 器串联，前一级的输出直接连到下一级的输入。其中A7:0 、B7:0 分别为八 位输入信号， Cin 为进位输入信号， D7:0 为输出信号， Co为进位输出信号。 2) 生成符号图 Figure3-148 位加法器的符号图 如
12、图所示，为检查并保存8 位全加器原理图后生成的符号图，左侧为两 个八位的输入信号A7:0 、 B7:0 和进位输入信号 Cin， 右侧为 A7:0 与 B7:0 的和输出信号 D7:0 和进位输出信号Co 。 8 3) 测试激励源 为了验证原理图是否满足逻辑要求，新建一个关于激励源的cell view， 建立 functional文件，编辑测试激励源的verilog文件，遍历真值表，并生成 相应的符号。 Figure3-158 位全加器的测试激励 如图所示，为用 verilog编写的 8 位全加器的测试激励。初始状态进位 输入设为 0，a7:0 设为，b7:0 设为；之后分别给每一位加数不同周期的脉冲 信号，进位输入 Cin 设置为周期脉冲信号，使得激励信号能够遍历所有的情况。 4) 测试电路 Figure3-168 位全加器的测试电路（数模混合） 如图所示，为 8 位全加器测试电路，采用
